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    • 16. 发明授权
      US08040169B2 Delay locked loop circuit 有权
    • Delay locked loop circuit
    • 延时锁定回路电路
    • US08040169B2
    • 2011-10-18
    • US12897208
    • 2010-10-04
    • Jin-Il Chung , Hoon Choi
    • Jin-Il Chung , Hoon Choi
    • H03L7/06
    • H03L7/087 , H03L7/0812
    • A delay locked loop circuit includes a delay locking unit configured to output a first internal clock and a second internal clock, a rising edge of which is synchronized with that of the first internal clock by delaying a compensated external clock for compensating a skew of a semiconductor memory device; a duty ratio compensation unit configured to generate the compensated external clock by compensating a duty ratio of an external clock of the semiconductor memory device and to compensate duty ratios of the first and second internal clocks; and a clock control unit configured to control an activation state of the second internal clock after the duty ratio compensation of the external clock.
    • 延迟锁定环电路包括延迟锁定单元，其被配置为输出第一内部时钟和第二内部时钟，其上升沿与第一内部时钟同步，通过延迟补偿的外部时钟来补偿半导体的偏斜 记忆装置; 占空比补偿单元，被配置为通过补偿半导体存储器件的外部时钟的占空比来产生补偿的外部时钟，并补偿第一和第二内部时钟的占空比; 以及时钟控制单元，被配置为在外部时钟的占空比补偿之后控制第二内部时钟的激活状态。
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    • 17. 发明授权
      US07948289B2 Delay locked loop circuit and semiconductor memory device using the same 有权
    • Delay locked loop circuit and semiconductor memory device using the same
    • 延迟锁定环电路和使用其的半导体存储器件
    • US07948289B2
    • 2011-05-24
    • US12490619
    • 2009-06-24
    • Hoon Choi
    • Hoon Choi
    • H03L7/06
    • H03L7/0814
    • The present invention relates to a delay locked loop (DLL) circuit. The DLL circuit includes a phase comparator configured to compare a phase of a source clock with a phase of a feedback clock and generate a delay locking signal based on the comparison result, a clock delay configured to delay the source clock in response to the delay locking signal for locking delay, output the delayed source clock as a delay locked clock, and generate a delay end signal when a delay amount has reached a delay limit, a delay replica model configured to reflect a delay time of an output path of the source clock at the delay locked clock and output the reflected clock as the feedback clock, and a delay locking operation controller configured to terminate a delay locking operation in response to the delay locking signal and the delay end signal.
    • 延迟锁定环（DLL）电路技术领域本发明涉及延迟锁定环（DLL）电路。 DLL电路包括相位比较器，被配置为将源时钟的相位与反馈时钟的相位进行比较，并且基于比较结果产生延迟锁定信号，时钟延迟被配置为响应延迟锁定来延迟源时钟 用于锁定延迟的信号，将延迟的源时钟作为延迟锁定时钟输出，并且当延迟量已经达到延迟限制时产生延迟结束信号，延迟复制模型被配置为反映源时钟的输出路径的延迟时间 在所述延迟锁定时钟处输出所述反射时钟作为所述反馈时钟，以及延迟锁定操作控制器，被配置为响应于所述延迟锁定信号和所述延迟结束信号而终止延迟锁定操作。
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    • 18. 发明申请
      US20110084278A1 THIN FILM TRANSISTOR AND METHOD FOR FABRICATING THE SAME 有权
    • THIN FILM TRANSISTOR AND METHOD FOR FABRICATING THE SAME
    • 薄膜晶体管及其制造方法
    • US20110084278A1
    • 2011-04-14
    • US12576591
    • 2009-10-09
    • Yong-Soo Cho , Kyo-Ho Moon , Hoon Choi
    • Yong-Soo Cho , Kyo-Ho Moon , Hoon Choi
    • H01L33/00 , H01L21/336
    • H01L29/4908 , H01L27/1214 , H01L29/78648
    • The present invention relates to a thin-film transistor in a liquid crystal display device and a method of fabricating the same, and the thin-film transistor may be configured by including a first gate electrode formed on an insulating substrate; a first gate insulation film formed on the insulating substrate including the first gate electrode; an active layer formed on the first gate insulation film; source/drain electrodes formed on the active layer and arranged at both sides of the first gate electrode; a second gate insulation film formed on the active layer and the first gate insulation film including the source/drain electrodes and provided with a contact hole for exposing part of the drain electrode; a second gate electrode overlapped with the first gate electrode on the second gate insulation film; and a pixel electrode electrically connected to the drain electrode through the contact hole.
    • 液晶显示装置中的薄膜晶体管及其制造方法技术领域本发明涉及液晶显示装置中的薄膜晶体管及其制造方法，薄膜晶体管可以通过包括形成在绝缘基板上的第一栅电极构成， 形成在包括所述第一栅极的所述绝缘基板上的第一栅极绝缘膜; 形成在第一栅极绝缘膜上的有源层; 源极/漏电极，形成在有源层上，并布置在第一栅电极的两侧; 形成在所述有源层上的第二栅极绝缘膜和包括所述源极/漏极的所述第一栅极绝缘膜，并且设置有用于使所述漏极的一部分露出的接触孔; 在所述第二栅极绝缘膜上与所述第一栅电极重叠的第二栅电极; 以及通过接触孔与漏电极电连接的像素电极。
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    • 19. 发明申请
      US20110018600A1 DELAY LOCKED LOOP CIRCUIT 有权
    • DELAY LOCKED LOOP CIRCUIT
    • 延迟锁定环路
    • US20110018600A1
    • 2011-01-27
    • US12897208
    • 2010-10-04
    • Jin-Il CHUNG , Hoon Choi
    • Jin-Il CHUNG , Hoon Choi
    • H03L7/06
    • H03L7/087 , H03L7/0812
    • A delay locked loop circuit includes a delay locking unit configured to output a first internal clock and a second internal clock, a rising edge of which is synchronized with that of the first internal clock by delaying a compensated external clock for compensating a skew of a semiconductor memory device; a duty ratio compensation unit configured to generate the compensated external clock by compensating a duty ratio of an external clock of the semiconductor memory device and to compensate duty ratios of the first and second internal clocks; and a clock control unit configured to control an activation state of the second internal clock after the duty ratio compensation of the external clock.
    • 延迟锁定环电路包括延迟锁定单元，其被配置为输出第一内部时钟和第二内部时钟，其上升沿与第一内部时钟同步，通过延迟补偿的外部时钟来补偿半导体的偏斜 记忆装置; 占空比补偿单元，被配置为通过补偿半导体存储器件的外部时钟的占空比来产生补偿的外部时钟，并补偿第一和第二内部时钟的占空比; 以及时钟控制单元，被配置为在外部时钟的占空比补偿之后控制第二内部时钟的激活状态。
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    • 20. 发明授权
      US07859316B2 Delay locked loop and operating method thereof 有权
    • Delay locked loop and operating method thereof
    • 延迟锁定环及其操作方法
    • US07859316B2
    • 2010-12-28
    • US12829938
    • 2010-07-02
    • Hoon Choi
    • Hoon Choi
    • H03L7/06
    • H03L7/07 , H03L7/0812 , H03L7/087
    • A delay locked loop (DLL) includes a delay-locking unit configured to generate first and second delay clocks corresponding to first and second clock edges of a reference clock for achieving a delay-locking; a phase detection unit configured to detect a phase difference between the first and second delay clocks to output a weight selection signal; a weight storage unit configured to store the weight selection signal obtained during a predetermined period from a point of time when the first and second delay clocks are delay locked; and a phase mixing unit configured to mix phases of the first and second delay clocks to output a DLL clock by applying a weight corresponding to the stored weight selection signal in the weight storage unit.
    • 延迟锁定环（DLL）包括延迟锁定单元，其被配置为产生对应于参考时钟的第一和第二时钟沿的第一和第二延迟时钟，以实现延迟锁定; 相位检测单元，被配置为检测第一和第二延迟时钟之间的相位差，以输出权重选择信号; 权重存储单元，被配置为存储从所述第一和第二延迟时钟被延迟锁定的时间点起的预定时段期间获得的加权选择信号; 以及相位混合单元，被配置为混合第一和第二延迟时钟的相位，以通过将与存储的权重选择信号相对应的权重施加在权重存储单元中来输出DLL时钟。
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