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    • 12. 发明授权
      US07129495B2 Method and apparatus for timing calibration in a PET scanner 失效
    • Method and apparatus for timing calibration in a PET scanner
    • PET扫描仪中定时校准的方法和装置
    • US07129495B2
    • 2006-10-31
    • US10986792
    • 2004-11-15
    • John Jay Williams , Charles William Stearns , David Leo McDaniel , Alexander Ganin
    • John Jay Williams , Charles William Stearns , David Leo McDaniel , Alexander Ganin
    • G01T1/164
    • G01T1/172 , G01T1/2985
    • The invention is directed to a method and apparatus for timing calibration in a PET scanner. According to one embodiment, the invention relates to a method for timing calibration in a PET scanner having a plurality of scintillator blocks. The method comprises: detecting, in a first scintillator block, a first radiation event, wherein the first scintillator block time-stamps the first radiation event; detecting, in a second scintillator block that is adjacent to the first scintillator block, a second radiation event that corresponds to the first radiation event, wherein the second scintillator block time-stamps the second radiation event; and determining a timing characteristic of the first scintillator block with respect to the second scintillator block based on a comparison between the time-stamps of the first radiation event and the second radiation event.
    • 本发明涉及一种用于在PET扫描仪中定时校准的方法和装置。 根据一个实施例，本发明涉及一种具有多个闪烁体块的PET扫描器中的定时校准方法。 该方法包括：在第一闪烁体块中检测第一辐射事件，其中第一闪烁体块对第一辐射事件进行时间戳; 在与所述第一闪烁体块相邻的第二闪烁器块中检测对应于所述第一辐射事件的第二辐射事件，其中所述第二闪烁体块对所述第二辐射事件进行时间戳; 以及基于所述第一辐射事件和所述第二辐射事件的时间戳之间的比较来确定所述第一闪烁体块相对于所述第二闪烁体块的定时特性。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 16. 发明授权
      US06204711B1 Reduced error asynchronous clock 失效
    • Reduced error asynchronous clock
    • 减少错误异步时钟
    • US06204711B1
    • 2001-03-20
    • US09414149
    • 1999-10-07
    • James Edward Scarlett , David Leo McDaniel
    • James Edward Scarlett , David Leo McDaniel
    • G06F104
    • H03K5/133 , H03K2005/00247
    • A cascaded delay asynchronous clock (CDAC) for operating control logic (16) to process an event signal. The clock includes a flip-flop (15) for receiving the event signal and generating a clock enable signal and a logic gate (14) connected to the flip-flop (15) for receiving the clock enable signal and generating a clock signal. The clock signal is then communicated to the control logic (16) for use in the control process. The CDAC further includes a plurality of cascaded delays (10) connected in series, such that the first cascaded delay (10) is connected to receive as an input the clock signal, and the last delay (10) is further connected to the logic gate (14). The output of each of the plurality of cascaded delays (10) is fed back to the control logic (16) to generate timing signals. In another aspect of the invention, a variable duty cycle asynchronous clock (VDAC) for operating control logic (40) to process an event signal is disclosed. The clock includes a first flip-flop (32) for receiving the event signal and generating a clock enable signal, decode logic unit (41) adapted to receive the clock enable signal and generate a control signal, and a second flip-flop (34) adapted to receive the control signal and generate a clock signal. The clock signal is communicated to the control logic (40) for use as a timing signal. The VDAC further includes first and second series connected delays (36, 38), wherein the output of each of the delays is fed back to the decode logic unit (41) and control logic (40) to generate timing signals.
    • 用于操作控制逻辑（16）来处理事件信号的级联延迟异步时钟（CDAC）。 时钟包括用于接收事件信号并产生时钟使能信号的触发器（15）和连接到触发器（15）的逻辑门（14），用于接收时钟使能信号并产生时钟信号。 然后将时钟信号传送到控制逻辑（16）以用于控制过程。 CDAC还包括串联连接的多个级联延迟（10），使得第一级联延迟（10）被连接以接收时钟信号作为输入，并且最后延迟（10）进一步连接到逻辑门 （14）。 多个级联延迟（10）中的每一个的输出被反馈到控制逻辑（16）以产生定时信号。 在本发明的另一方面，公开了一种用于操作控制逻辑（40）来处理事件信号的可变占空比异步时钟（VDAC）。 时钟包括用于接收事件信号并产生时钟使能信号的第一触发器（32），适于接收时钟使能信号并产生控制信号的解码逻辑单元（41），以及第二触发器（34） ）适于接收控制信号并产生时钟信号。 时钟信号被传送到控制逻辑（40）以用作定时信号。 VDAC还包括第一和第二串联连接的延迟（36,38），其中每个延迟的输出被反馈到解码逻辑单元（41）和控制逻辑（40）以产生定时信号。
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