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1. 发明专利

TW201531723A 用於減少接腳邏輯掃描之系統與方法审中-公开
简体标题：用于减少接脚逻辑扫描之系统与方法
公开(公告)号：TW201531723A
公开(公告)日：2015-08-16
申请号：TW103145960
申请日：2014-12-27
申请人：桑迪士克科技公司 , SANDISK TECHNOLOGIES INC.
发明人：科維利艾迪米爾 , KOVALEV, VLADIMIR , 莫卻尼克夏倫 , MUTCHNIK, SHARON
IPC分类号： G01R31/3177 , G01R31/3185
CPC分类号： G01R31/3172 , G01R31/318572
摘要：本發明提供一種用於減少掃描接腳邏輯掃描之系統及方法。該系統可包含具有包括複數個循序連接之正反器電路之至少一掃描鏈之一減少測試接腳型積體電路。數位邏輯電路(亦稱為隨機邏輯)連接至該至少一掃描鏈中之該複數個正反器電路之至少一者。預想具有分離時脈接腳及掃描啟用接腳之組合測試資料接腳以及可消除一分離掃描啟用接腳或該分離掃描啟用接腳及該時脈接腳兩者之用於該積體電路之額外內部電路。亦預想用於允許相同接腳上之同時測試資料輸入及輸出之電路。
简体摘要：本发明提供一种用于减少扫描接脚逻辑扫描之系统及方法。该系统可包含具有包括复数个循序连接之正反器电路之至少一扫描链之一减少测试接脚型集成电路。数码逻辑电路(亦称为随机逻辑)连接至该至少一扫描链中之该复数个正反器电路之至少一者。预想具有分离时脉接脚及扫描激活接脚之组合测试数据接脚以及可消除一分离扫描激活接脚或该分离扫描激活接脚及该时脉接脚两者之用于该集成电路之额外内部电路。亦预想用于允许相同接脚上之同时测试数据输入及输出之电路。

2. 发明专利

TW201425956A 具有薄膜覆晶封裝的電子裝置审中-公开
简体标题：具有薄膜覆晶封装的电子设备
公开(公告)号：TW201425956A
公开(公告)日：2014-07-01
申请号：TW101149600
申请日：2012-12-24
申请人：聯詠科技股份有限公司 , NOVATEK MICROELECTRONICS CORP.
发明人：程智修 , CHENG, JHIH SIOU
IPC分类号： G01R31/28
CPC分类号： G01R31/2896 , G01R31/2884 , G01R31/2894 , G01R31/3172
摘要：一種具有薄膜覆晶封裝之電子裝置，包括可撓性基板、多個輸出墊、多個開關元件以及共用測試墊。可撓性基板具有非切除區與切除區。核心電路單元與所述多個輸出墊配置於非切除區。所述多個開關元件的第一端分別電連接至核心電路單元的多個輸出端，以及所述多個開關元件的第二端分別電連接至所述多個輸出墊。共用測試墊配置於切除區，其中共用測試墊電連接至所述多個輸出墊。在測試階段，所述多個開關元件依序導通，以使核心電路單元的多個輸出信號的其中之一傳送到共用測試墊。
简体摘要：一种具有薄膜覆晶封装之电子设备，包括可挠性基板、多个输出垫、多个开关组件以及共享测试垫。可挠性基板具有非切除区与切除区。内核电路单元与所述多个输出垫配置于非切除区。所述多个开关组件的第一端分别电连接至内核电路单元的多个输出端，以及所述多个开关组件的第二端分别电连接至所述多个输出垫。共享测试垫配置于切除区，其中共享测试垫电连接至所述多个输出垫。在测试阶段，所述多个开关组件依序导通，以使内核电路单元的多个输出信号的其中之一发送到共享测试垫。

3. 发明专利

TWI389167B 結構化積體電路裝置有权
简体标题：结构化集成电路设备
公开(公告)号：TWI389167B
公开(公告)日：2013-03-11
申请号：TW094118027
申请日：2005-06-01
申请人：艾斯克公司 , EASIC CORPORATION
发明人：凡歐貝克 , OR-BACH, ZVI , 派翠卡艾弗瑞 , AVRAM, PETRICA , 羅密歐雅克布 , IACOBUT, ROMEO , 雅卓安阿波斯多 , APOSTOL, ADRIAN , 維夫沃曼 , WURMAN, ZE'EV , 亞當雷文索 , LEVENTHAL, ADAM , 理查維曼 , ZEMAN, RICHARD
IPC分类号： H01L21/00
CPC分类号： H03K19/1776 , G01R31/3172 , G01R31/318516 , H01L24/06 , H01L2224/05554 , H01L2924/14 , H03K19/17732 , H03K19/17736 , H03K19/1774 , H03K19/17744 , H03K19/17796 , H01L2924/00

4. 发明专利

TWI330715B 用於晶粒測試之超低腳位數介面 ULTRA LOW PIN COUNT INTERFACE FOR DIE TESTING 有权
简体标题：用于晶粒测试之超低脚位数界面 ULTRA LOW PIN COUNT INTERFACE FOR DIE TESTING
公开(公告)号：TWI330715B
公开(公告)日：2010-09-21
申请号：TW096109329
申请日：2007-03-19
申请人：英特爾公司
发明人：加塔桑尼爾 , 林迪瑞德 , 法肯瑟李察
IPC分类号： G01R
CPC分类号： G01R31/3172 , G01R31/3167 , G11C29/56 , G11C2029/2602 , G11C2029/5602
摘要：本發明揭露用以測試一裝置的一種裝置、方法、與系統。一輸入/輸出(I/O)區塊與一外部測試器進行通訊，以接收測試資料並且使用第一與第二通訊模式來送出測試結果。一邏輯方塊剖析該測試資料。一記憶體儲存來自該經剖析測試資料的微碼。該微碼含容用以測試一電路的一測試程式。一控制器執行該測試程式。
简体摘要：本发明揭露用以测试一设备的一种设备、方法、与系统。一输入/输出(I/O)区块与一外部测试器进行通信，以接收测试数据并且使用第一与第二通信模式来送出测试结果。一逻辑方块剖析该测试数据。一内存存储来自该经剖析测试数据的微码。该微码含容用以测试一电路的一测试进程。一控制器运行该测试进程。

5. 发明专利

TW200729231A 具洩漏路徑消除之熔絲電路 FUSE CIRCUIT WITH LEAKAGE PATH ELIMINATION 失效
简体标题：具泄漏路径消除之熔丝电路 FUSE CIRCUIT WITH LEAKAGE PATH ELIMINATION
公开(公告)号：TW200729231A
公开(公告)日：2007-08-01
申请号：TW095143607
申请日：2006-11-24
申请人：三星電子股份有限公司 SAMSUNG ELECTRONICS CO., LTD.
发明人：金旼秀 KIM, MIN-SOO , 韓奎漢 HAN, KYU-HAN
IPC分类号： G11C , H03K
CPC分类号： G01R31/3004 , G01R31/31717 , G01R31/3172
摘要：本發明提供一種熔絲電路,該熔絲電路可包括:一熔絲切斷偵測單元,其輸出指示在一熔絲切斷偵測時間週期期間一熔絲是否切斷之狀態資訊;一維持及輸出單元,其維持該狀態資訊並輸出一熔絲狀態資訊信號;及一連接/斷開單元,其在該熔絲切斷偵測時間週期期間將該熔絲切斷偵測單元連接至該維持及輸出單元,且在該熔絲切斷偵測時間週期後使該熔絲切斷偵測單元與該維持及輸出單元斷開。一熔絲電路可將一由一穿過一熔絲之洩漏路徑所致的一偵測節點處的不明確之電壓辨識為一預定熔絲狀態。
简体摘要：本发明提供一种熔丝电路,该熔丝电路可包括:一熔丝切断侦测单元,其输出指示在一熔丝切断侦测时间周期期间一熔丝是否切断之状态信息;一维持及输出单元,其维持该状态信息并输出一熔丝状态信息信号;及一连接/断开单元,其在该熔丝切断侦测时间周期期间将该熔丝切断侦测单元连接至该维持及输出单元,且在该熔丝切断侦测时间周期后使该熔丝切断侦测单元与该维持及输出单元断开。一熔丝电路可将一由一穿过一熔丝之泄漏路径所致的一侦测节点处的不明确之电压辨识为一预定熔丝状态。

6. 发明专利

TWI463155B 具有薄膜覆晶封裝的電子裝置有权
简体标题：具有薄膜覆晶封装的电子设备
公开(公告)号：TWI463155B
公开(公告)日：2014-12-01
申请号：TW101149600
申请日：2012-12-24
申请人：聯詠科技股份有限公司 , NOVATEK MICROELECTRONICS CORP.
发明人：程智修 , CHENG, JHIH SIOU
IPC分类号： G01R31/28
CPC分类号： G01R31/2896 , G01R31/2884 , G01R31/2894 , G01R31/3172

7. 发明专利

TW201405150A 積體電路及其測試系統失效
简体标题：集成电路及其测试系统
公开(公告)号：TW201405150A
公开(公告)日：2014-02-01
申请号：TW101126071
申请日：2012-07-19
申请人：聯詠科技股份有限公司 , NOVATEK MICROELECTRONICS CORP.
发明人：程智修 , CHENG, JHIH SIOU , 洪邦楨 , HUNG, PANG CHAN
IPC分类号： G01R31/26 , G01R1/067
CPC分类号： G01R31/3177 , G01R31/31713 , G01R31/3172
摘要：一種積體電路(Integrated Circuit)，包括輸入單元、核心處理單元及M個輸出緩衝單元，其中M為大於1之自然數。輸入單元具有輸出控制接腳，以接收輸出控制訊號。核心處理單元耦接至輸入單元，以接收輸出控制訊號，以提供M個輸出控制訊號。M個輸出緩衝單元耦接至核心處理單元，並分別回應於M個輸出控制訊號分時多工地為致能，以分別在M個操作期間中輸出M個輸出訊號。
简体摘要：一种集成电路(Integrated Circuit)，包括输入单元、内核处理单元及M个输出缓冲单元，其中M为大于1之自然数。输入单元具有输出控制接脚，以接收输出控制信号。内核处理单元耦接至输入单元，以接收输出控制信号，以提供M个输出控制信号。M个输出缓冲单元耦接至内核处理单元，并分别回应于M个输出控制信号时分复用地为致能，以分别在M个操作期间中输出M个输出信号。

8. 发明专利

TWI397706B 支援界面測試模式的系統、半導體元件、電子設備及方法有权
简体标题：支持界面测试模式的系统、半导体组件、电子设备及方法
公开(公告)号：TWI397706B
公开(公告)日：2013-06-01
申请号：TW095130372
申请日：2006-08-18
申请人：朗布士公司 , RAMBUS, INC.
发明人：亞德里恩E 翁 , ONG, ADRIAN E.
IPC分类号： G01R31/28
CPC分类号： G01R31/318513 , G01R31/31701 , G01R31/3172 , G01R31/31723 , G01R31/319 , G11C29/1201 , G11C29/48 , G11C2029/0401 , H01L2224/05554 , H01L2224/48139

9. 发明专利

TW200928654A 電壓調整電路 VOLTAGE ADJUSTING CIRCUITS 审中-公开
简体标题：电压调整电路 VOLTAGE ADJUSTING CIRCUITS
公开(公告)号：TW200928654A
公开(公告)日：2009-07-01
申请号：TW096151441
申请日：2007-12-31
申请人：力晶半導體股份有限公司 POWERCHIP SEMICONDUCTOR CORP.
发明人：曾德彰 TSENG, TE CHANG , 杜君毅 TU, CHUN YI , 山崎恭治 YAMASAKI KYOJI
IPC分类号： G05F
CPC分类号： G01R31/31721 , G01R31/3172 , Y10T307/696
摘要：一種電壓調整電路,用以調整複數電壓源之電壓値,包括測試控制裝置、多工器、比較器以及內建式自我測試裝置。測試控制裝置選擇電壓源之一者作為待測電壓源,並且輸出用以選擇待測電壓源之選擇指令,以及對應於待測電壓源之目標電壓。多工器耦接至電壓源並接收致能信號,根據致能信號輸出待測電壓源所供應之待測電壓。比較器比較待測電壓與目標電壓之電壓値大小,並輸出一比較結果。內建式自我測試裝置接收選擇指令,根據選擇指令輸出用以致能待測電壓源之致能信號,並根據比較結果調整待測電壓源供應之待測電壓至一既定電壓。
简体摘要：一种电压调整电路,用以调整复数电压源之电压値,包括测试控制设备、多任务器、比较器以及内置式自我测试设备。测试控制设备选择电压源之一者作为待测电压源,并且输出用以选择待测电压源之选择指令,以及对应于待测电压源之目标电压。多任务器耦接至电压源并接收致能信号,根据致能信号输出待测电压源所供应之待测电压。比较器比较待测电压与目标电压之电压値大小,并输出一比较结果。内置式自我测试设备接收选择指令,根据选择指令输出用以致能待测电压源之致能信号,并根据比较结果调整待测电压源供应之待测电压至一既定电压。

10. 发明专利

TWI277749B 用於使用標準可重新組配邏輯裝置之積體電路或電子模組的低成本測試 LOW COST TEST FOR IC'S OR ELECTRICAL MODULES USING STANDARD RECONFIGURABLE LOGIC DEVICES 失效
简体标题：用于使用标准可重新组配逻辑设备之集成电路或电子模块的低成本测试 LOW COST TEST FOR IC'S OR ELECTRICAL MODULES USING STANDARD RECONFIGURABLE LOGIC DEVICES
公开(公告)号：TWI277749B
公开(公告)日：2007-04-01
申请号：TW094137332
申请日：2005-10-25
申请人：英特爾股份有限公司 INTEL CORPORATION
发明人：史帝芬史特格 STURGES, STEPHEN S. , 布萊德印曼 INMAN, BRAD , 羅伯特哈許 HASH, ROBERT
IPC分类号： G01R
CPC分类号： G01R31/318516 , G01R31/3172
摘要：在此係敘述用於使用可重新組配邏輯裝置之積體電路或電子模組的低成本測試。一實施例中，本發明係包括組配一可重新組配邏輯裝置以符合受測裝置的輸入標準、施加測試信號於該受測裝置、偵測該受測裝置的輸出結果、以及分析偵測到的輸出結果。
简体摘要：在此系叙述用于使用可重新组配逻辑设备之集成电路或电子模块的低成本测试。一实施例中，本发明系包括组配一可重新组配逻辑设备以符合受测设备的输入标准、施加测试信号于该受测设备、侦测该受测设备的输出结果、以及分析侦测到的输出结果。

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