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1. 发明专利

TWI291551B 內建校準裝置之溫度感應器及其校準方法 CALIBRATION BUILD-IN TEMPERATURE SENSOR AND CALIBRATION METHOD THEREOF 有权
简体标题：内置校准设备之温度感应器及其校准方法 CALIBRATION BUILD-IN TEMPERATURE SENSOR AND CALIBRATION METHOD THEREOF
公开(公告)号：TWI291551B
公开(公告)日：2007-12-21
申请号：TW095136291
申请日：2006-09-29
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY, INC.
发明人：許人壽 HSU, JEN SHOU , 戎博斗 RONG, BOR DOOU
IPC分类号： G01K , G11C
CPC分类号： G01K15/00 , G01K7/01
摘要：一種內建校準裝置之溫度感應器包含一分壓器，用以接受用以接收具正溫度係數之參考電壓及產生複數個輸入電壓。一比較裝置其係連接分壓器，並以另一之負溫度係數的參考電壓及複數個輸入電壓為校準基準，用以產生複數個比較碼。而控制裝置其係連接於比較裝置並以複數個比較碼為校準基準，用以校準溫度感應器。
简体摘要：一种内置校准设备之温度感应器包含一分压器，用以接受用以接收具正温度系数之参考电压及产生复数个输入电压。一比较设备其系连接分压器，并以另一之负温度系数的参考电压及复数个输入电压为校准基准，用以产生复数个比较码。而控制设备其系连接于比较设备并以复数个比较码为校准基准，用以校准温度感应器。

2. 发明专利

TW200701306A 重佈線方法及電路結構审中-公开
简体标题：重布线方法及电路结构
公开(公告)号：TW200701306A
公开(公告)日：2007-01-01
申请号：TW094120068
申请日：2005-06-16
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY, INC.
发明人：郭明宏 , 戎博斗 RONG, BOR DOOU , 吳奕禎 WU, YI CHEN , 鄭忻怡 CHENG, HSIN I
IPC分类号： H01L
CPC分类号： G01R31/31723 , H01L24/06
摘要：本發明為一種電路重佈線方法及電路結構,係用以將一積體電路之外接線路進行重新的安排,其中該方法主要係設置複數個第一導電板於該積體電路之基材上,然後形成一絕緣層,接者設置複數個第二導電板於該絕緣層上,且每一該第二導電板係以其所電性連接之該第一導電板為中心,移動一相同向量之位置而設置。藉由第二導電板等向量移動的設置,使本發明之電路結構於進行線路測試時,可沿用原來的探針卡(Probe Card),進而節省成本及減少物料管理。
简体摘要：本发明为一种电路重布线方法及电路结构,系用以将一集成电路之外置线路进行重新的安排,其中该方法主要系设置复数个第一导电板于该集成电路之基材上,然后形成一绝缘层,接者设置复数个第二导电板于该绝缘层上,且每一该第二导电板系以其所电性连接之该第一导电板为中心,移动一相同矢量之位置而设置。借由第二导电板等矢量移动的设置,使本发明之电路结构于进行线路测试时,可沿用原来的探针卡(Probe Card),进而节省成本及减少物料管理。

3. 发明专利

TW200614262A 處於深度關機模式的記憶體晶片之內部功率管理架構失效
简体标题：处于深度关机模式的内存芯片之内部功率管理架构
公开(公告)号：TW200614262A
公开(公告)日：2006-05-01
申请号：TW093132861
申请日：2004-10-29
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY INC.,
发明人：丁達剛 TING, TAH KANG , 王明弘 WANG, MING HUNG , 許人壽 HSU, JEN SHOU , 戎博斗 RONG, BOR DOOU
IPC分类号： G11C
摘要：本發明敘述一種用於記憶體晶片之深度關機模式的方法，其中電壓調整器(voltage regulator)及電荷幫浦(charge pump)電路會關閉、記憶單元電壓會浮接、以及支援電路內部電源供應電壓係由從外部晶片電壓所得到的電壓來取代。在進入深度關機模式之前，所有記憶單元會進入預充狀態(precharge state)，在進入深度關機模式之後，記憶單元電壓會浮接。可使外部所得到電壓連接至支援電路電源供應電壓線之通過電路係由深度關機訊號來控制。當記憶體晶片離開深度關機模式時，保持支援電路上的電壓偏壓可防止栓鎖(latch up)問題產生。
简体摘要：本发明叙述一种用于内存芯片之深度关机模式的方法，其中电压调整器(voltage regulator)及电荷帮浦(charge pump)电路会关闭、记忆单元电压会浮接、以及支持电路内部电源供应电压系由从外部芯片电压所得到的电压来取代。在进入深度关机模式之前，所有记忆单元会进入预充状态(precharge state)，在进入深度关机模式之后，记忆单元电压会浮接。可使外部所得到电压连接至支持电路电源供应电压线之通过电路系由深度关机信号来控制。当内存芯片离开深度关机模式时，保持支持电路上的电压偏压可防止栓锁(latch up)问题产生。

4. 发明专利

TW578165B 低功率靜態隨機存取記憶體備份修復架構有权
简体标题：低功率静态随机存取内存备份修复架构
公开(公告)号：TW578165B
公开(公告)日：2004-03-01
申请号：TW091133096
申请日：2002-11-12
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY INC.
发明人：丁達剛 TING, TAH KANG , 戎博斗 RONG, BOR DOOU , 劉士暉 LIU, SHI HUEI
IPC分类号： G11C
CPC分类号： G11C29/83 , G11C29/832
摘要：一種SRAM儲存格功率架構。該架構可以減低由故障記憶體陣列儲存格所引起的功率，進而降低整個晶片的功率。藉由NMOS電晶體控制VSS到六電晶體記憶體儲存格的電路。一VSS致能(VSSEN)電路解碼檢驗哪一區有故障。藉此，在正常區間，VSSEN信號可以藉經由關掉NMOS電晶體來切斷VSS電路，以除能一故障儲存格或一區儲存格。或者在備份區間，VSSEN信號可以藉由打開NMOS電晶體來使 VSS路徑通路，以致能一備份儲存格或一區儲存格。伍、(一)、本案代表圖為：第圖六圖
(二)、本案代表圖之元件代表符號簡單說明：
40-46本發明操作步驟
简体摘要：一种SRAM存储格功率架构。该架构可以减低由故障内存数组存储格所引起的功率，进而降低整个芯片的功率。借由NMOS晶体管控制VSS到六晶体管内存存储格的电路。一VSS致能(VSSEN)电路译码检验哪一区有故障。借此，在正常区间，VSSEN信号可以藉经由关掉NMOS晶体管来切断VSS电路，以除能一故障存储格或一区存储格。或者在备份区间，VSSEN信号可以借由打开NMOS晶体管来使 VSS路径通路，以致能一备份存储格或一区存储格。伍、(一)、本案代表图为：第图六图 (二)、本案代表图之组件代表符号简单说明： 40-46本发明操作步骤

5. 发明专利

TWI257627B 處於深度關機模式的記憶體晶片之內部功率管理架構失效
简体标题：处于深度关机模式的内存芯片之内部功率管理架构
公开(公告)号：TWI257627B
公开(公告)日：2006-07-01
申请号：TW093132861
申请日：2004-10-29
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY INC.,
发明人：丁達剛 TING, TAH KANG , 王明弘 WANG, MING HUNG , 許人壽 HSU, JEN SHOU , 戎博斗 RONG, BOR DOOU
IPC分类号： G11C
摘要：本發明敘述一種用於記憶體晶片之深度關機模式的方法，其中電壓調整器(voltage regulator)及電荷幫浦(charge pump)電路會關閉、記憶單元電壓會浮接、以及支援電路內部電源供應電壓係由從外部晶片電壓所得到的電壓來取代。在進入深度關機模式之前，所有記憶單元會進入預充狀態(precharge state)，在進入深度關機模式之後，記憶單元電壓會浮接。可使外部所得到電壓連接至支援電路電源供應電壓線之通過電路係由深度關機訊號來控制。當記憶體晶片離開深度關機模式時，保持支援電路上的電壓偏壓可防止栓鎖(latch up)問題產生。
简体摘要：本发明叙述一种用于内存芯片之深度关机模式的方法，其中电压调整器(voltage regulator)及电荷帮浦(charge pump)电路会关闭、记忆单元电压会浮接、以及支持电路内部电源供应电压系由从外部芯片电压所得到的电压来取代。在进入深度关机模式之前，所有记忆单元会进入预充状态(precharge state)，在进入深度关机模式之后，记忆单元电压会浮接。可使外部所得到电压连接至支持电路电源供应电压线之通过电路系由深度关机信号来控制。当内存芯片离开深度关机模式时，保持支持电路上的电压偏压可防止栓锁(latch up)问题产生。

6. 发明专利

TWI251861B 重佈線方法及電路結構有权
简体标题：重布线方法及电路结构
公开(公告)号：TWI251861B
公开(公告)日：2006-03-21
申请号：TW094120068
申请日：2005-06-16
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY, INC.
发明人：郭明宏 , 戎博斗 RONG, BOR DOOU , 吳奕禎 WU, YI CHEN , 鄭忻怡 CHENG, HSIN I
IPC分类号： H01L
CPC分类号： G01R31/31723 , H01L24/06
摘要：本發明為一種電路重佈線方法及電路結構，係用以將一積體電路之外接線路進行重新的安排，其中該方法主要係設置複數個第一導電板於該積體電路之基材上，然後形成一絕緣層，接者設置複數個第二導電板於該絕緣層上，且每一該第二導電板係以其所電性連接之該第一導電板為中心，移動一相同向量之位置而設置。藉由第二導電板等向量移動的設置，使本發明之電路結構於進行線路測試時，可沿用原來的探針卡(Probe Card)，進而節省成本及減少物料管理。
简体摘要：本发明为一种电路重布线方法及电路结构，系用以将一集成电路之外置线路进行重新的安排，其中该方法主要系设置复数个第一导电板于该集成电路之基材上，然后形成一绝缘层，接者设置复数个第二导电板于该绝缘层上，且每一该第二导电板系以其所电性连接之该第一导电板为中心，移动一相同矢量之位置而设置。借由第二导电板等矢量移动的设置，使本发明之电路结构于进行线路测试时，可沿用原来的探针卡(Probe Card)，进而节省成本及减少物料管理。

7. 发明专利

TWI237340B 具有原始金屬墊之重新布局晶片 PADS RE-LAYOUT FOR A CHIP WITH ORIGINAL PADS 有权
简体标题：具有原始金属垫之重新布局芯片 PADS RE-LAYOUT FOR A CHIP WITH ORIGINAL PADS
公开(公告)号：TWI237340B
公开(公告)日：2005-08-01
申请号：TW093121548
申请日：2004-07-16
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY INC.
发明人：戎博斗 RONG, BOR DOOU , 郭明宏 KUO, MING HONG , 鄭忻怡 CHENG, HSIN I , 吳奕禎 WU, YI CHEN
IPC分类号： H01L
摘要：本技藝將成一行排列的金屬墊晶片重新佈局，金屬墊D，安置於晶片空曠處，加大金屬墊D之間的間隔，便於測試製具的製作與使用，可以正確測試產品之電性。
简体摘要：本技艺将成一行排列的金属垫芯片重新布局，金属垫D，安置于芯片空旷处，加大金属垫D之间的间隔，便于测试制具的制作与使用，可以正确测试产品之电性。

8. 发明专利

TWI287232B 用於記憶體積體電路測試中之感測放大器的時序可控制感測設計 A TIME CONTROLLABLE SENSING SCHEME FOR SENSE AMPLIFIER IN MEMORY IC TEST 有权
简体标题：用于内存集成电路测试中之传感放大器的时序可控制传感设计 A TIME CONTROLLABLE SENSING SCHEME FOR SENSE AMPLIFIER IN MEMORY IC TEST
公开(公告)号：TWI287232B
公开(公告)日：2007-09-21
申请号：TW094138428
申请日：2005-11-02
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY, INC.
发明人：戎博斗 RONG, BOR DOOU , 劉士暉 LIU, SHI HUEI
IPC分类号： G11C
CPC分类号： G11C29/02 , G11C29/025 , G11C29/56012 , G11C2029/5006
摘要：一種測試方法，源自一測試器的信號將記憶晶片或記憶模組設定至一特定測試模式。此特定測試模式利用位元線感測放大器偵測連接至位元線的漏電流缺陷。由一測試器發出一第一測試指令活化一字元線。於一特定測試模式開啟記憶體位元線感測放大器的期間，測試器發出一自第一測試指令延遲的第二測試指令。延遲的第二測試指令允許位元線與字元線交叉處之缺陷所導致的漏電流充電位元線的電容，並且被感測放大器所偵測。
简体摘要：一种测试方法，源自一测试器的信号将记忆芯片或记忆模块设置至一特定测试模式。此特定测试模式利用比特线传感放大器侦测连接至比特线的漏电流缺陷。由一测试器发出一第一测试指令活化一字符线。于一特定测试模式打开内存比特线传感放大器的期间，测试器发出一自第一测试指令延迟的第二测试指令。延迟的第二测试指令允许比特线与字符线交叉处之缺陷所导致的漏电流充电比特线的电容，并且被传感放大器所侦测。

9. 发明专利

TWI256196B 保險絲控制電路之低功率設計結構 LOW POWER DESIGN FOR FUSE CONTROL CIRCUIT 有权
简体标题：保险丝控制电路之低功率设计结构 LOW POWER DESIGN FOR FUSE CONTROL CIRCUIT
公开(公告)号：TWI256196B
公开(公告)日：2006-06-01
申请号：TW094115113
申请日：2005-05-10
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY, INC.
发明人：施正宗 SHIH, JENG TZONG , 戎博斗 RONG, BOR DOOU
IPC分类号： H03K , G11C
摘要：一種保險絲控制電路之低功率設計結構，主要係以一阻斷單元插接於一保險絲控制邏輯電路之控制單元以及保險絲單元之間，該阻斷單元具有一可於供電程序當中阻斷直流電流通的切換裝置，因而得以避免電源供給電壓的遽降，並導致不正確的位址、功能和計時選項，藉由該阻斷單元的設置，得以排除於保險絲單元未完全燒斷時之不確定的邏輯狀態，因此於電路的輸出上可確保正確的電壓水平。
简体摘要：一种保险丝控制电路之低功率设计结构，主要系以一阻断单元插接于一保险丝控制逻辑电路之控制单元以及保险丝单元之间，该阻断单元具有一可于供电进程当中阻断直流电流通的切换设备，因而得以避免电源供给电压的遽降，并导致不正确的位址、功能和计时选项，借由该阻断单元的设置，得以排除于保险丝单元未完全烧断时之不确定的逻辑状态，因此于电路的输出上可确保正确的电压水平。

10. 发明专利

TWI233128B 使用傳統單埠記憶細胞之同時讀出與寫入之記憶體架構有权
简体标题：使用传统单端口记忆细胞之同时读出与写入之内存架构
公开(公告)号：TWI233128B
公开(公告)日：2005-05-21
申请号：TW090118512
申请日：2001-07-31
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY INC.
发明人：戎博斗 RONG, BOR DOOU , 王智彬 WANG, GYH BIN
IPC分类号： G11C
CPC分类号： G11C7/12 , G11C7/18 , G11C8/16
摘要：本發明係揭露一種同時寫入與讀出記憶體。該記憶體係由複數個區塊所構成。連接至每一區塊者係為一字元線多工器，其被用來選擇一字元線來讀出或寫入。一寫入字元線解碼器與一讀出字元線解碼器之每一者被連接至所有的字元線多工器。該多工器對於每一記憶區塊，獨立地選擇一寫入字元線或一讀出字元線。一寫入資料路徑與一讀出資料路徑之每一者分別地被連接至每一記憶區塊。由於具有分開的寫入與讀出字元線位址與分開的資料路徑以進行讀出與寫入，一第一記憶區塊可以被寫入而且在同時也可以從一第二區塊中讀出。
简体摘要：本发明系揭露一种同时写入与读出内存。该内存系由复数个区块所构成。连接至每一区块者系为一字符线多任务器，其被用来选择一字符线来读出或写入。一写入字符线译码器与一读出字符线译码器之每一者被连接至所有的字符线多任务器。该多任务器对于每一记忆区块，独立地选择一写入字符线或一读出字符线。一写入数据路径与一读出数据路径之每一者分别地被连接至每一记忆区块。由于具有分开的写入与读出字符线位址与分开的数据路径以进行读出与写入，一第一记忆区块可以被写入而且在同时也可以从一第二区块中读出。

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