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    • 7. 发明专利
    • 共用資源的存取請求之有效率處理
    • 共享资源的存取请求之有效率处理
    • TW201423403A
    • 2014-06-16
    • TW102135190
    • 2013-09-27
    • 蘋果公司APPLE INC.
    • 荷藍德 彼德FHOLLAND, PETER F.陳浩CHEN, HAO
    • G06F12/08G06F13/38
    • G06F13/1663
    • 本發明揭示一種用於有效率地處理針對一共用資源之存取請求的系統及方法。一計算系統包括由多個請求者存取之一共用記憶體。控制邏輯判定兩個請求者設法存取該共用記憶體內之一相同資料區塊。回應於該判定,該兩個請求者中之一第一請求者代表該兩個請求者而將一讀取請求發送至該共用記憶體。防止該兩個請求者中之第二請求者發送一讀取請求。回應於偵測資料被傳回作為對由該第一請求者產生之該讀取請求的一回應,該第一請求者及該第二請求者兩者擷取該資料。回應於偵測該兩個請求者中之一給定請求者產生其不能夠繼續擷取該相同回應資料之一指示,該兩個請求者返回至產生分離的各別讀取請求。
    • 本发明揭示一种用于有效率地处理针对一共享资源之存取请求的系统及方法。一计算系统包括由多个请求者存取之一共享内存。控制逻辑判定两个请求者设法存取该共享内存内之一相同数据区块。回应于该判定,该两个请求者中之一第一请求者代表该两个请求者而将一读取请求发送至该共享内存。防止该两个请求者中之第二请求者发送一读取请求。回应于侦测数据被传回作为对由该第一请求者产生之该读取请求的一回应,该第一请求者及该第二请求者两者截取该数据。回应于侦测该两个请求者中之一给定请求者产生其不能够继续截取该相同回应数据之一指示,该两个请求者返回至产生分离的各别读取请求。
    • 8. 发明专利
    • 動態資料選通偵測
    • 动态数据选通侦测
    • TW201319815A
    • 2013-05-16
    • TW101132816
    • 2012-09-07
    • 蘋果公司APPLE INC.
    • 陳浩CHEN, HAO諾塔尼 雷凱許LNOTANI, RAKESH L.比斯瓦思 思科帕BISWAS, SUKALPA
    • G06F13/16G06F13/38
    • G06F13/1689
    • 本發明揭示關於判定一資料選通信號在何時有效以用於擷取資料之技術。在一項實施例中,揭示一種包括一記憶體介面電路之裝置,該記憶體介面電路經組態以基於一資料選通信號來判定用於自一記憶體擷取資料之一初始時間值。在一些實施例中,該記憶體介面電路可藉由自記憶體讀取一已知值來判定此初始時間值。在一項實施例中,該記憶體介面電路進一步經組態以判定用於擷取該資料之一經調整時間值,其中該記憶體介面電路經組態以藉由使用該初始時間值來取樣該資料選通信號而判定該經調整時間值。
    • 本发明揭示关于判定一数据选通信号在何时有效以用于截取数据之技术。在一项实施例中,揭示一种包括一内存界面电路之设备,该内存界面电路经组态以基于一数据选通信号来判定用于自一内存截取数据之一初始时间值。在一些实施例中,该内存界面电路可借由自内存读取一已知值来判定此初始时间值。在一项实施例中,该内存界面电路进一步经组态以判定用于截取该数据之一经调整时间值,其中该内存界面电路经组态以借由使用该初始时间值来采样该数据选通信号而判定该经调整时间值。
    • 9. 发明专利
    • 用於在一頻率改變期間之一有效延遲鎖定迴路訓練協定之機制 MECHANISM FOR AN EFFICIENT DLL TRAINING PROTOCOL DURING A FREQUENCY CHANGE
    • 用于在一频率改变期间之一有效延迟锁定回路训练协定之机制 MECHANISM FOR AN EFFICIENT DLL TRAINING PROTOCOL DURING A FREQUENCY CHANGE
    • TW201251334A
    • 2012-12-16
    • TW100142791
    • 2011-11-22
    • 蘋果公司
    • 麥區尼基 艾瑞可P陳浩曼賽 珊杰
    • H03L
    • H03L7/07H03L7/0814
    • 在一頻率改變期間之一有效延遲鎖定迴路(DLL)訓練協定包括一種積體電路,其具有包括一主控DLL及一受控DLL之一記憶體實體層(PHY)單元。該主控DLL可使一第一參考時脈延遲一量,且提供對應於該延遲量之一參考延遲値。該受控DLL可基於一所接收之組態延遲値而使一第二參考時脈延遲一第二量。一介面單元可基於該參考延遲値產生該組態延遲値。一電力管理單元可提供該第二參考時脈之頻率正改變之一指示。回應於接收到該指示,該介面單元可使用一預定調整値產生對應於該新頻率之一新組態延遲値且將該新組態延遲値提供至該記憶體PHY單元。
    • 在一频率改变期间之一有效延迟锁定回路(DLL)训练协定包括一种集成电路,其具有包括一主控DLL及一受控DLL之一内存实体层(PHY)单元。该主控DLL可使一第一参考时脉延迟一量,且提供对应于该延迟量之一参考延迟値。该受控DLL可基于一所接收之组态延迟値而使一第二参考时脉延迟一第二量。一界面单元可基于该参考延迟値产生该组态延迟値。一电力管理单元可提供该第二参考时脉之频率正改变之一指示。回应于接收到该指示,该界面单元可使用一预定调整値产生对应于该新频率之一新组态延迟値且将该新组态延迟値提供至该内存PHY单元。
    • 10. 发明专利
    • 具有與訊務類別相關聯之埠之多埠控制器 MULTI-PORTED MEMORY CONTROLLER WITH PORTS ASSOCIATED WITH TRAFFIC CLASSES
    • 具有与讯务类别相关联之端口之多端口控制器 MULTI-PORTED MEMORY CONTROLLER WITH PORTS ASSOCIATED WITH TRAFFIC CLASSES
    • TW201216056A
    • 2012-04-16
    • TW100132698
    • 2011-09-09
    • 蘋果公司
    • 比斯瓦思 思科帕陳浩華德哈萬 魯奇
    • G06F
    • G06F13/1642G06F13/1626
    • 在一實施例中,一種記憶體控制器包括多個埠。每一埠可專用於一不同類型之訊務。在一實施例中,可針對該等訊務類型定義服務品質(QoS)參數,且不同訊務類型可具有不同QoS參數定義。該記憶體控制器可經組態以基於該等QoS參數來排程在該等不同埠上接收之操作。在一實施例中,當經由旁頻帶請求及/或經由操作之過時而接收具有較高QoS參數之後續操作時,該記憶體控制器可支援該等QoS參數之升級。在一實施例中,該記憶體控制器經組態以隨著操作流經該記憶體控制器管線而減少對QoS參數之強調且增加對記憶體頻寬最佳化之強調。
    • 在一实施例中,一种内存控制器包括多个端口。每一端口可专用于一不同类型之讯务。在一实施例中,可针对该等讯务类型定义服务品质(QoS)参数,且不同讯务类型可具有不同QoS参数定义。该内存控制器可经组态以基于该等QoS参数来调度在该等不同端口上接收之操作。在一实施例中,当经由旁频带请求及/或经由操作之过时而接收具有较高QoS参数之后续操作时,该内存控制器可支持该等QoS参数之升级。在一实施例中,该内存控制器经组态以随着操作流经该内存控制器管线而减少对QoS参数之强调且增加对内存带宽最优化之强调。