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1. 发明专利

TW201947708A 製作具有絕緣體上覆矽基材之嵌入式記憶體裝置的方法审中-公开
简体标题：制作具有绝缘体上覆硅基材之嵌入式内存设备的方法
公开(公告)号：TW201947708A
公开(公告)日：2019-12-16
申请号：TW108115933
申请日：2019-05-08
申请人：美商超捷公司 , SILICON STORAGE TECHNOLOGY, INC.
发明人：金晉浩 , KIM, JINHO , 呂祥 , LIU, XIAN , 周峰 , ZHOU, FENG , 加薩威帕維茲 , GHAZAVI, PARVIZ , 利姆克史蒂芬 , LEMKE, STEVE , 杜恩漢 , DO, NHAN
IPC分类号： H01L21/8258 , H01L21/31
摘要：一種形成半導體裝置之方法，其中記憶體單元及一些邏輯裝置形成於塊體矽上，而其他邏輯裝置形成於相同基材之塊體矽上方之絕緣上方之一薄矽層上。在邏輯裝置形成於邏輯區域中之前，用於記憶體裝置的記憶體單元堆疊、選擇閘多晶矽、及源極區形成於記憶體區域中。用於形成記憶體區域中之閘極堆疊的各種氧化物層、氮化物層、及多晶矽層亦形成於邏輯區域中。僅在記憶體單元堆疊及選擇閘多晶矽形成之後且在記憶體區域受一或多個保護層保護之後，才將用以形成記憶體單元堆疊的氧化物層、氮化物層、及多晶矽層自邏輯區域移除，然後形成邏輯裝置。
简体摘要：一种形成半导体设备之方法，其中内存单元及一些逻辑设备形成于块体硅上，而其他逻辑设备形成于相同基材之块体硅上方之绝缘上方之一薄硅层上。在逻辑设备形成于逻辑区域中之前，用于内存设备的内存单元堆栈、选择闸多晶硅、及源极区形成于内存区域中。用于形成内存区域中之闸极堆栈的各种氧化物层、氮化物层、及多晶硅层亦形成于逻辑区域中。仅在内存单元堆栈及选择闸多晶硅形成之后且在内存区域受一或多个保护层保护之后，才将用以形成内存单元堆栈的氧化物层、氮化物层、及多晶硅层自逻辑区域移除，然后形成逻辑设备。

2. 发明专利

TWI612531B 將記憶體單元用作為源極線下拉電路之快閃記憶體系統有权
简体标题：将内存单元用作为源极线下拉电路之闪存系统
公开(公告)号：TWI612531B
公开(公告)日：2018-01-21
申请号：TW105127111
申请日：2016-08-24
申请人：超捷公司 , SILICON STORAGE TECHNOLOGY, INC.
发明人：陳曉萬 , TRAN, HIEU VAN , 白寧 , BAI, NING , 饒青 , RAO, QING , 加薩威帕維茲 , GHAZAVI, PARVIZ , 余啓文 , YUE, KAI MAN
IPC分类号： G11C7/12 , G11C8/08
CPC分类号： G11C16/28 , G11C7/14 , G11C16/0425 , G11C16/08 , G11C16/14 , G11C16/30 , G11C2216/04

3. 发明专利

TW201340298A 具有改良的耦合閘極搭接機構之分裂閘極非依電性浮動閘極記憶體胞元陣列审中-公开
简体标题：具有改良的耦合闸极搭接机构之分裂闸极非依电性浮动闸极内存胞元数组
公开(公告)号：TW201340298A
公开(公告)日：2013-10-01
申请号：TW101140510
申请日：2012-11-01
申请人：超捷公司 , SILICON STORAGE TECHNOLOGY, INC.
发明人：加薩威帕維茲 , GHAZAVI, PARVIZ , 陳曉萬 , TRAN, HIEU VAN , 王序倫 , WANG, SHIUH LUEN , 杜恩漢 , DO, NHAN , 歐姆麻尼亨利A , OM'MANI, HENRY A.
IPC分类号： H01L27/115 , H01L23/52
CPC分类号： H01L27/0207 , H01L21/28273 , H01L27/11519 , H01L27/11521 , H01L29/42328 , H01L29/66825 , H01L29/7885
摘要：一種非依電性記憶體胞元陣列具有一具一頂面之第一傳導型半導體基體。數個間隔的第二傳導型第一區域係於該基體中沿著該頂面。每個第一區域於列方向上延伸。數個間隔的第二傳導型第二區域係於該基體中沿著該頂面。每個第二區域係在垂直於列方向之行方向上，與一相關聯的第一區域間隔。一通道區域於行方向上界定於每個第二區域與其相關聯的第一區域之間。每個通道區域具有一第一部分與一第二部分。數個間隔的字元線閘極以列方向延伸。每個字元線閘極位於通道區域的該第一部分上方且與之絕緣，通道區域的每個第一部分緊鄰於該第二區域。數個間隔的浮動閘極位於該通道區域的該第二部分上方且與之絕緣。數個間隔的耦合閘極以列方向延伸，每個耦合閘極延伸於數個浮動閘極上方且與之絕緣。數個間隔的金屬搭接線以列方向延伸，每條金屬搭接線與一耦合閘極相關聯且覆於其上。一第一金屬搭接線於第一列在數個第一位置電氣連接至相關聯位在下方的耦合閘極。一第二金屬搭接線於一緊鄰於該第一列之列中在數個第二位置電氣連接至相關聯位在下方的耦合閘極。該等第一位置與該等第二位置不在相同行上。數個間隔的抹除閘極以列方向延伸，每個抹除閘極位於一第一區域上方且與之絕緣，以及鄰近於且絕緣於一浮動閘極與一耦合閘極。
简体摘要：一种非依电性内存胞元数组具有一具一顶面之第一传导型半导体基体。数个间隔的第二传导型第一区域系于该基体中沿着该顶面。每个第一区域于列方向上延伸。数个间隔的第二传导型第二区域系于该基体中沿着该顶面。每个第二区域系在垂直于列方向之行方向上，与一相关联的第一区域间隔。一信道区域于行方向上界定于每个第二区域与其相关联的第一区域之间。每个信道区域具有一第一部分与一第二部分。数个间隔的字符线闸极以列方向延伸。每个字符线闸极位于信道区域的该第一部分上方且与之绝缘，信道区域的每个第一部分紧邻于该第二区域。数个间隔的浮动闸极位于该信道区域的该第二部分上方且与之绝缘。数个间隔的耦合闸极以列方向延伸，每个耦合闸极延伸于数个浮动闸极上方且与之绝缘。数个间隔的金属搭接线以列方向延伸，每条金属搭接线与一耦合闸极相关联且覆于其上。一第一金属搭接线于第一列在数个第一位置电气连接至相关联位在下方的耦合闸极。一第二金属搭接线于一紧邻于该第一列之列中在数个第二位置电气连接至相关联位在下方的耦合闸极。该等第一位置与该等第二位置不在相同行上。数个间隔的抹除闸极以列方向延伸，每个抹除闸极位于一第一区域上方且与之绝缘，以及邻近于且绝缘于一浮动闸极与一耦合闸极。

4. 发明专利

TWI613796B 形成記憶體陣列及邏輯裝置的方法有权
简体标题：形成内存数组及逻辑设备的方法
公开(公告)号：TWI613796B
公开(公告)日：2018-02-01
申请号：TW105132379
申请日：2016-10-06
申请人：超捷公司 , SILICON STORAGE TECHNOLOGY, INC.
发明人：金晉浩 , KIM, JINHO , 蘇堅昇 , SU, CHIEN-SHENG , 周峰 , ZHOU, FENG , 呂祥 , LIU, XIAN , 杜恩漢 , DO, NHAN , 同塔穌德佩堤普 , TUNTASOOD, PRATEEP , 加薩威帕維茲 , GHAZAVI, PARVIZ
IPC分类号： H01L27/115
CPC分类号： H01L27/11531 , H01L27/11524 , H01L27/11536 , H01L27/11539 , H01L27/11541 , H01L27/11543

5. 发明专利

TW201724372A 形成記憶體陣列及邏輯裝置的方法审中-公开
简体标题：形成内存数组及逻辑设备的方法
公开(公告)号：TW201724372A
公开(公告)日：2017-07-01
申请号：TW105132379
申请日：2016-10-06
申请人：超捷公司 , SILICON STORAGE TECHNOLOGY, INC.
发明人：金晉浩 , KIM, JINHO , 蘇堅昇 , SU, CHIEN-SHENG , 周峰 , ZHOU, FENG , 呂祥 , LIU, XIAN , 杜恩漢 , DO, NHAN , 同塔穌德佩堤普 , TUNTASOOD, PRATEEP , 加薩威帕維茲 , GHAZAVI, PARVIZ
IPC分类号： H01L21/8247
CPC分类号： H01L27/11531 , H01L27/11524 , H01L27/11536 , H01L27/11539 , H01L27/11541 , H01L27/11543
摘要：一種形成一記憶體裝置於一具有記憶體裝置區域、核心裝置區域、及HV裝置區域之基材上的方法。該方法包括：形成一對導電層於全部三個區域中；形成一絕緣層於全部三個區域中之該等導電層上方(以保護該核心裝置區域及該HV裝置區域)；及接著蝕刻穿過該記憶體區域中之該絕緣層及該對導電層以形成記憶體堆疊。該方法進一步包括：形成一絕緣層於該等記憶體堆疊上方(以保護該記憶體區域)；移除該核心裝置區域及該HV裝置區域中之該對導電層；以及形成導電閘，該等導電閘設置於該核心裝置區域及該HV裝置區域中之該基材上方且與該核心裝置區域及該HV裝置區域中之該基材絕緣。
简体摘要：一种形成一内存设备于一具有内存设备区域、内核设备区域、及HV设备区域之基材上的方法。该方法包括：形成一对导电层于全部三个区域中；形成一绝缘层于全部三个区域中之该等导电层上方(以保护该内核设备区域及该HV设备区域)；及接着蚀刻穿过该内存区域中之该绝缘层及该对导电层以形成内存堆栈。该方法进一步包括：形成一绝缘层于该等内存堆栈上方(以保护该内存区域)；移除该内核设备区域及该HV设备区域中之该对导电层；以及形成导电闸，该等导电闸设置于该内核设备区域及该HV设备区域中之该基材上方且与该内核设备区域及该HV设备区域中之该基材绝缘。

6. 发明专利

TW201714172A 將記憶體單元用作為源極線下拉電路之快閃記憶體系統审中-公开
简体标题：将内存单元用作为源极线下拉电路之闪存系统
公开(公告)号：TW201714172A
公开(公告)日：2017-04-16
申请号：TW105127111
申请日：2016-08-24
申请人：超捷公司 , SILICON STORAGE TECHNOLOGY, INC.
发明人：陳曉萬 , TRAN, HIEU VAN , 白寧 , BAI, NING , 饒青 , RAO, QING , 加薩威帕維茲 , GHAZAVI, PARVIZ , 余啓文 , YUE, KAI MAN
IPC分类号： G11C7/12 , G11C8/08
CPC分类号： G11C16/28 , G11C7/14 , G11C16/0425 , G11C16/08 , G11C16/14 , G11C16/30 , G11C2216/04
摘要：本發明係關於一將仿真記憶體單元(dummy memory cell)用作為下拉電路(pull down circuit)的快閃記憶體裝置。
简体摘要：本发明系关于一将仿真内存单元(dummy memory cell)用作为下拉电路(pull down circuit)的闪存设备。

7. 发明专利

TWI483388B 具有改良的耦合閘極搭接機構之分裂閘極非依電性浮動閘極記憶體胞元陣列有权
简体标题：具有改良的耦合闸极搭接机构之分裂闸极非依电性浮动闸极内存胞元数组
公开(公告)号：TWI483388B
公开(公告)日：2015-05-01
申请号：TW101140510
申请日：2012-11-01
申请人：超捷公司 , SILICON STORAGE TECHNOLOGY, INC.
发明人：加薩威帕維茲 , GHAZAVI, PARVIZ , 陳曉萬 , TRAN, HIEU VAN , 王序倫 , WANG, SHIUH LUEN , 杜恩漢 , DO, NHAN , 歐姆麻尼亨利A , OM'MANI, HENRY A.
IPC分类号： H01L27/115 , H01L23/52
CPC分类号： H01L27/0207 , H01L21/28273 , H01L27/11519 , H01L27/11521 , H01L29/42328 , H01L29/66825 , H01L29/7885

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