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1. 发明专利

TW201013898A 半導體積體電路裝置审中-公开
简体标题：半导体集成电路设备
公开(公告)号：TW201013898A
公开(公告)日：2010-04-01
申请号：TW098119102
申请日：2009-06-08
申请人：瑞薩科技股份有限公司
发明人：清水洋治
IPC分类号： H01L
CPC分类号： H01L27/088 , H01L21/823437 , H01L27/0207
摘要：本發明提供一種既可確保電路單元於晶片上之安裝率，並可確保微細化更加進展之半導體元件及配線之均等性之技術。其解決方法係採用以下構成：將形成NAND電路單元之n通道型MISFETQn2及n通道型MISFETQn3各自之閘極電極4設為同一節點，並根據相同之輸入信號而同時進行導通/關閉動作。n通道型MISFETQn2及n通道型MISFETQn3鄰接而配置，且電性串聯連接。又，將形成NAND電路單元之p通道型MISFETQp3及p通道型MISFETQp4各自之閘極電極4設為同一節點，並根據相同之輸入信號而同時進行導通/關閉動作。p通道型MISFETQp3及p通道型MISFETQp4鄰接而配置，且電性串聯連接。
简体摘要：本发明提供一种既可确保电路单元于芯片上之安装率，并可确保微细化更加进展之半导体组件及配线之均等性之技术。其解决方法系采用以下构成：将形成NAND电路单元之n信道型MISFETQn2及n信道型MISFETQn3各自之闸极电极4设为同一节点，并根据相同之输入信号而同时进行导通/关闭动作。n信道型MISFETQn2及n信道型MISFETQn3邻接而配置，且电性串联连接。又，将形成NAND电路单元之p信道型MISFETQp3及p信道型MISFETQp4各自之闸极电极4设为同一节点，并根据相同之输入信号而同时进行导通/关闭动作。p信道型MISFETQp3及p信道型MISFETQp4邻接而配置，且电性串联连接。

2. 发明专利

TW201017451A 半導體積體電路裝置之製造方法及半導體積體電路裝置审中-公开
简体标题：半导体集成电路设备之制造方法及半导体集成电路设备
公开(公告)号：TW201017451A
公开(公告)日：2010-05-01
申请号：TW098120725
申请日：2009-06-19
申请人：瑞薩科技股份有限公司
发明人：清水洋治 , 西堀雅和 , 落合俊彥
IPC分类号： G06F , H01L
CPC分类号： H01L27/088 , H01L27/0207 , H01L27/11807
摘要：本發明係提供一種即使是進而小型化之電路單元，也可防止電路可靠性之降低之電路布局之設計方法。為防止來自電位差較大的電源電位或基準電位之雜訊影響到閘極電極1而引起誤動作，使連接於閘極電極1之插塞5與被供應電源電位或基準電位之插塞6之間隔開充分之距離，而避免來自電源電位或基準電位之雜訊對插塞5造成影響，為此，在平面布局之設計時，僅除去以等間隔配置於佈線4下之插塞6中、配置於未與插塞5(5A)充分隔開之配置位置6A之插塞6。
简体摘要：本发明系提供一种即使是进而小型化之电路单元，也可防止电路可靠性之降低之电路布局之设计方法。为防止来自电位差较大的电源电位或基准电位之噪声影响到闸极电极1而引起误动作，使连接于闸极电极1之插塞5与被供应电源电位或基准电位之插塞6之间隔开充分之距离，而避免来自电源电位或基准电位之噪声对插塞5造成影响，为此，在平面布局之设计时，仅除去以等间隔配置于布线4下之插塞6中、配置于未与插塞5(5A)充分隔开之配置位置6A之插塞6。

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