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1. 发明专利

TWI378450B 記憶體裝置及其操作方法 MEMORY DEVICE AND METHOD OF OPERATING THE SAME 失效
简体标题：内存设备及其操作方法 MEMORY DEVICE AND METHOD OF OPERATING THE SAME
公开(公告)号：TWI378450B
公开(公告)日：2012-12-01
申请号：TW096150728
申请日：2007-12-28
申请人：海力士半導體股份有限公司
发明人：王鍾鉉 , 金德柱 , 朴成勳 , 梁彰元
IPC分类号： G11C
CPC分类号： G11C11/5628 , G11C16/0483 , G11C16/3454 , G11C16/3459 , G11C2211/5621
摘要：一種具有為多層胞元(MLC)之記憶胞元的記憶體裝置。記憶胞元陣列包含複數胞元串，每一胞元串設置於位元線與共源極線之間，其中在編程確認時，施加正電壓至該共源極線。架構頁面緩衝器以編程該等MLC、讀取記憶胞元、及執行編程確認。藉由相繼增加位元線選擇信號之電壓準位而執行此編程確認，直到該位元線選擇信號達到足以確認記憶胞元陣列中已選擇之胞元之編程狀態的電壓。
简体摘要：一种具有为多层胞元(MLC)之记忆胞元的内存设备。记忆胞元数组包含复数胞元串，每一胞元串设置于比特线与共源极线之间，其中在编程确认时，施加正电压至该共源极线。架构页面缓冲器以编程该等MLC、读取记忆胞元、及运行编程确认。借由相继增加比特线选择信号之电压准位而运行此编程确认，直到该比特线选择信号达到足以确认记忆胞元数组中已选择之胞元之编程状态的电压。

2. 发明专利

TWI485716B 操作快閃記憶元件之方法失效
简体标题：操作快闪记忆组件之方法
公开(公告)号：TWI485716B
公开(公告)日：2015-05-21
申请号：TW100143096
申请日：2007-12-31
申请人：海力士半導體股份有限公司 , HYNIX SEMICONDUCTOR INC.
发明人：金有聲 , KIM, YOU SUNG , 金德柱 , KIM, DUCK JU
IPC分类号： G11C7/10 , G11C11/56
CPC分类号： G11C16/10 , G11C11/5642

3. 发明专利

TWI369685B 測試非揮發性記憶裝置之方法 METHOD OF TESTING A NON-VOLATILE MEMORY DEVICE 有权
简体标题：测试非挥发性记忆设备之方法 METHOD OF TESTING A NON-VOLATILE MEMORY DEVICE
公开(公告)号：TWI369685B
公开(公告)日：2012-08-01
申请号：TW097120666
申请日：2008-06-04
申请人：海力士半導體股份有限公司
发明人：車載元 , 金德柱
IPC分类号： G11C
CPC分类号： G11C29/006 , G11C16/04 , G11C29/50004 , G11C29/52
摘要：揭露一種測試晶圓上非揮發性記憶裝置之方法。該方法包含於非揮發性記憶裝置中對每一記憶胞元執行抹除作業及第一確認作業、將第一鎖存器之資料儲存在頁面緩衝器中，用以將依據該第一確認作業之結果儲存在第二鎖存器中、以及設定該第一鎖存器之資料為表示該確認通過的資料、以及對於每一記憶胞元執行軟式程式化(soft program)及第二確認作業。
简体摘要：揭露一种测试晶圆上非挥发性记忆设备之方法。该方法包含于非挥发性记忆设备中对每一记忆胞元运行抹除作业及第一确认作业、将第一锁存器之数据存储在页面缓冲器中，用以将依据该第一确认作业之结果存储在第二锁存器中、以及设置该第一锁存器之数据为表示该确认通过的数据、以及对于每一记忆胞元运行软式进程化(soft program)及第二确认作业。

4. 发明专利

TWI319882B 快閃記憶體裝置之頁面緩衝器電路及其控制方法 PAGE BUFFER CIRCUIT OF FLASH MEMORY DEVICE AND CONTROL METHOD THEREOF 失效
简体标题：闪存设备之页面缓冲器电路及其控制方法 PAGE BUFFER CIRCUIT OF FLASH MEMORY DEVICE AND CONTROL METHOD THEREOF
公开(公告)号：TWI319882B
公开(公告)日：2010-01-21
申请号：TW094146401
申请日：2005-12-23
申请人：海力士半導體股份有限公司
发明人：金德柱
IPC分类号： G11C
CPC分类号： G11C16/06
摘要：一種快閃記憶體裝置之頁面緩衝器電路，其包括分別連接至預定數目之位元線且亦連接至一Y閘極電路之複數個頁面緩衝器，該等頁面緩衝器回應位元線控制訊號、位元線選擇訊號及控制訊號而同時執行一讀取操作或一程式化操作。一頁面緩衝器電路中所包括之頁面緩衝器中之每一者分別選擇性地獲得對連接至預定數目之位元線的記憶體單元中之一者的存取。因此，可減少感應節點之間的耦合電容組件，且可縮小總晶片尺寸。【創作特點】本發明提供一種快閃記憶體裝置之頁面緩衝器，其中藉由包括分別選擇性地獲得對連接至預定數目之位元線的記憶體單元中之一者的存取之頁面緩衝器，可減少感應節點之間的耦合電容組件，且可縮小總晶片尺寸。
本發明亦提供一種頁面緩衝器之讀取操作之控制方法，其中藉由包括分別選擇性地獲得對連接至預定數目位元線的記憶體單元之一者之存取的頁面緩衝器，可減少感應節點之間的耦合電容組件，且可縮小總晶片尺寸。
本發明進一步提供一種頁面緩衝器之程式化操作之控制方法，其中藉由包括分別選擇性地獲得對連接至預定數目位元線之記憶體單元中之一者的存取之頁面緩衝器，可減少感應節點之間的耦合電容組件，且可縮小總晶片尺寸。
根據本發明之一實施例的快閃記憶體裝置之頁面緩衝器電路包括分別耦接至預定數目位元線且亦耦接至Y閘極電路之複數個頁面緩衝器，該等頁面緩衝器經組態以回應位元線控制訊號、位元線選擇訊號及控制訊號而同時執行讀取操作或程式化操作。該複數個頁面緩衝器中每一者經組態以儲存對應於自預定數目位元線中之一者所接收之讀取資料的感應資料，且在讀取操作時將該等所儲存之感應資料輸出至Y閘極電路。每一緩衝器亦經組態以儲存接收自Y閘極電路之程式資料，且在程式化操作時將該等所儲存之程式資料輸出至預定數目位元線中的一者。
根據本發明之一實施例的用於頁面緩衝器電路之讀取操作的控制方法包括以下步驟：藉由複數個頁面緩衝器之每一者之位元線選擇電路而選擇預定數目位元線中的一者；將該所選位元線連接至一感應節點；藉由該位元線選擇電路而將除該所選位元線之外的剩餘位元線與該感應節點分離；將一位元線偏壓施加至該等剩餘之位元線，藉由該複數個頁面緩衝器之每一者的感應電路來感應對應於自該所選位元線讀取之資料的感應節點之電壓；產生感應資料；藉由複數個頁面緩衝器之每一者的鎖存電路鎖存該等感應資料；藉由鎖存電路而輸出反轉之資料；及回應I/O控制訊號而藉由每一頁面緩衝器之開關將該等反轉資料輸出至Y閘極中之一者。
根據本發明之另一實施例的用於頁面緩衝器電路之程式化操作的控制方法包括以下步驟：回應I/O控制訊號而接收及輸出來自耦接至預定數目位元線之Y閘極中之一者的程式資料，其中該等預定數目位元線進一步耦接至一組頁面緩衝器中每一者之第一開關；藉由每一頁面緩衝器之鎖存電路而鎖存接收自該第一開關之程式資料；藉由每一頁面緩衝器之位元線選擇電路而選擇預定數目位元線中之一者，並將該所選位元線耦接至一感應節點；藉由該位元線選擇電路而將除該所選位元線之外的剩餘位元線與該感應節點分離，且將一位元線偏壓施加至該等剩餘位元線；及回應一程式控制訊號而藉由每一頁面緩衝器之第二開關將鎖存於該鎖存電路中之程式資料經該感應節點輸出至該所選位元線。
简体摘要：一种闪存设备之页面缓冲器电路，其包括分别连接至预定数目之比特线且亦连接至一Y闸极电路之复数个页面缓冲器，该等页面缓冲器回应比特线控制信号、比特线选择信号及控制信号而同时运行一读取操作或一进程化操作。一页面缓冲器电路中所包括之页面缓冲器中之每一者分别选择性地获得对连接至预定数目之比特线的内存单元中之一者的存取。因此，可减少感应节点之间的耦合电容组件，且可缩小总芯片尺寸。【创作特点】本发明提供一种闪存设备之页面缓冲器，其中借由包括分别选择性地获得对连接至预定数目之比特线的内存单元中之一者的存取之页面缓冲器，可减少感应节点之间的耦合电容组件，且可缩小总芯片尺寸。本发明亦提供一种页面缓冲器之读取操作之控制方法，其中借由包括分别选择性地获得对连接至预定数目比特线的内存单元之一者之存取的页面缓冲器，可减少感应节点之间的耦合电容组件，且可缩小总芯片尺寸。本发明进一步提供一种页面缓冲器之进程化操作之控制方法，其中借由包括分别选择性地获得对连接至预定数目比特线之内存单元中之一者的存取之页面缓冲器，可减少感应节点之间的耦合电容组件，且可缩小总芯片尺寸。根据本发明之一实施例的闪存设备之页面缓冲器电路包括分别耦接至预定数目比特线且亦耦接至Y闸极电路之复数个页面缓冲器，该等页面缓冲器经组态以回应比特线控制信号、比特线选择信号及控制信号而同时运行读取操作或进程化操作。该复数个页面缓冲器中每一者经组态以存储对应于自预定数目比特线中之一者所接收之读取数据的感应数据，且在读取操作时将该等所存储之感应数据输出至Y闸极电路。每一缓冲器亦经组态以存储接收自Y闸极电路之进程数据，且在进程化操作时将该等所存储之进程数据输出至预定数目比特线中的一者。根据本发明之一实施例的用于页面缓冲器电路之读取操作的控制方法包括以下步骤：借由复数个页面缓冲器之每一者之比特线选择电路而选择预定数目比特线中的一者；将该所选比特线连接至一感应节点；借由该比特线选择电路而将除该所选比特线之外的剩余比特线与该感应节点分离；将一比特线偏压施加至该等剩余之比特线，借由该复数个页面缓冲器之每一者的感应电路来感应对应于自该所选比特线读取之数据的感应节点之电压；产生感应数据；借由复数个页面缓冲器之每一者的锁存电路锁存该等感应数据；借由锁存电路而输出反转之数据；及回应I/O控制信号而借由每一页面缓冲器之开关将该等反转数据输出至Y闸极中之一者。根据本发明之另一实施例的用于页面缓冲器电路之进程化操作的控制方法包括以下步骤：回应I/O控制信号而接收及输出来自耦接至预定数目比特线之Y闸极中之一者的进程数据，其中该等预定数目比特线进一步耦接至一组页面缓冲器中每一者之第一开关；借由每一页面缓冲器之锁存电路而锁存接收自该第一开关之进程数据；借由每一页面缓冲器之比特线选择电路而选择预定数目比特线中之一者，并将该所选比特线耦接至一感应节点；借由该比特线选择电路而将除该所选比特线之外的剩余比特线与该感应节点分离，且将一比特线偏压施加至该等剩余比特线；及回应一程控信号而借由每一页面缓冲器之第二开关将锁存于该锁存电路中之进程数据经该感应节点输出至该所选比特线。

5. 发明专利

TWI371759B 快閃記憶元件及其操作方法 FLASH MEMORY DEVICE AND METHOD OF OPERATING THE SAME 失效
简体标题：快闪记忆组件及其操作方法 FLASH MEMORY DEVICE AND METHOD OF OPERATING THE SAME
公开(公告)号：TWI371759B
公开(公告)日：2012-09-01
申请号：TW096151388
申请日：2007-12-31
申请人：海力士半導體股份有限公司
发明人：金有聲 , 金德柱
IPC分类号： G11C
CPC分类号： G11C16/10 , G11C11/5642
摘要：本發明揭露一種於快閃記憶體元件中執行讀取操作之方法。該快閃記憶體具有包含至少一個區塊之記憶胞元陣列，該區塊具有複數頁面。該方法包含接收讀取命令，用以讀取來自該區塊中已選擇之頁面的資料；判定該區塊是否具有任何沒有被編程之頁面；於至少一個判定沒有被編程之頁面上執行仿資料編程操作；及在完成該仿資料編程操作後，執行該讀取命令，以讀取已選擇之頁面的資料。
简体摘要：本发明揭露一种于闪存组件中运行读取操作之方法。该闪存具有包含至少一个区块之记忆胞元数组，该区块具有复数页面。该方法包含接收读取命令，用以读取来自该区块中已选择之页面的数据；判定该区块是否具有任何没有被编程之页面；于至少一个判定没有被编程之页面上运行仿数据编程操作；及在完成该仿数据编程操作后，运行该读取命令，以读取已选择之页面的数据。

6. 发明专利

TW201216293A 快閃記憶元件中編程資料之方法 METHOD OF PROGRAMMING DATA IN A FLASH MEMORY DEVICE 失效
简体标题：快闪记忆组件中编程数据之方法 METHOD OF PROGRAMMING DATA IN A FLASH MEMORY DEVICE
公开(公告)号：TW201216293A
公开(公告)日：2012-04-16
申请号：TW100143096
申请日：2007-12-31
申请人：海力士半導體股份有限公司
发明人：金有聲 , 金德柱
IPC分类号： G11C
CPC分类号： G11C16/10 , G11C11/5642
摘要：本發明揭露一種於快閃記憶體元件中執行讀取操作之方法。該快閃記憶體具有包含至少一個區塊之記憶胞元陣列，該區塊具有複數頁面。該方法包含接收讀取命令，用以讀取來自該區塊中已選擇之頁面的資料；判定該區塊是否具有任何沒有被編程之頁面；於至少一個判定沒有被編程之頁面上執行仿資料編程操作；及在完成該仿資料編程操作後，執行該讀取命令，以讀取已選擇之頁面的資料。
简体摘要：本发明揭露一种于闪存组件中运行读取操作之方法。该闪存具有包含至少一个区块之记忆胞元数组，该区块具有复数页面。该方法包含接收读取命令，用以读取来自该区块中已选择之页面的数据；判定该区块是否具有任何没有被编程之页面；于至少一个判定没有被编程之页面上运行仿数据编程操作；及在完成该仿数据编程操作后，运行该读取命令，以读取已选择之页面的数据。

7. 发明专利

TWI339841B 改良快閃記憶體裝置中之記憶格特性之快閃記憶體裝置與方法 NAND FLASH MEMORY DEVICE AND METHOD OF IMPROVING CHARACTERISTIC OF A CELL IN THE SAME 失效
简体标题：改良闪存设备中之记忆格特性之闪存设备与方法 NAND FLASH MEMORY DEVICE AND METHOD OF IMPROVING CHARACTERISTIC OF A CELL IN THE SAME
公开(公告)号：TWI339841B
公开(公告)日：2011-04-01
申请号：TW096115719
申请日：2007-05-03
申请人：海力士半導體股份有限公司
发明人：孫之蕙 , 鄭畯燮 , 金德柱
IPC分类号： G11C
CPC分类号： G11C11/5628 , G11C16/0483 , G11C16/3454 , G11C16/3459 , G11C2211/5621 , G11C2211/5642
摘要：一種非揮發記憶體裝置，包含記憶格(memory cell)陣列、頁面緩衝器、記憶格特性偵測電路、X解碼器以及Y解碼器。記憶格陣列具有耦接至位元線與字元線之記憶格。頁面緩衝器編程資料至選擇記憶格或從選擇記憶格讀取資料。記憶格特性偵測電路係耦接至頁面緩衝器之感測節點，並對選擇記憶格使用讀取電壓與編程電壓，依據記憶格之分佈狀態輸出控制信號。X編碼器依據輸入位址選擇記憶格陣列之字元線。Y解碼器提供一路徑，用以輸入/輸出選擇記憶格中之資料。在此，選擇記憶格係依據記憶格特性確認電路輸出之控制信號，藉由使用編程電壓來編程，以對應編程確認電壓。
简体摘要：一种非挥发内存设备，包含记忆格(memory cell)数组、页面缓冲器、记忆格特性侦测电路、X译码器以及Y译码器。记忆格数组具有耦接至比特线与字符线之记忆格。页面缓冲器编程数据至选择记忆格或从选择记忆格读取数据。记忆格特性侦测电路系耦接至页面缓冲器之传感节点，并对选择记忆格使用读取电压与编程电压，依据记忆格之分布状态输出控制信号。X编码器依据输入位址选择记忆格数组之字符线。Y译码器提供一路径，用以输入/输出选择记忆格中之数据。在此，选择记忆格系依据记忆格特性确认电路输出之控制信号，借由使用编程电压来编程，以对应编程确认电压。

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