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1. 发明专利

TWI646634B 三維半導體元件及其製造方法有权
简体标题：三维半导体组件及其制造方法
公开(公告)号：TWI646634B
公开(公告)日：2019-01-01
申请号：TW106146459
申请日：2017-12-29
申请人：旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD.
发明人：陳暐旻 , CHEN, WEI-MIN , 林正偉 , LIN, CHENG-WEI , 黃守偉 , HUANG, SHOU-WEI
IPC分类号： H01L21/8239 , H01L27/11578 , G11C16/02

2. 发明专利

TW201837977A 半導體元件及其關鍵尺寸的定義方法审中-公开
简体标题：半导体组件及其关键尺寸的定义方法
公开(公告)号：TW201837977A
公开(公告)日：2018-10-16
申请号：TW106111849
申请日：2017-04-10
申请人：旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD.
发明人：劉冠呈 , LIU, KUAN-CHENG , 劉昱麟 , LIU, YU-LIN , 林正偉 , LIN, CHENG-WEI , 楊金成 , YANG, CHIN-CHENG , 黃守偉 , HUANG, SHOU-WEI
IPC分类号： H01L21/027 , G03F9/00
摘要：一種半導體元件，包括: 半導體基材、電路單元以及一個對位標記(align mark)。電路單元位於半導體基材上。對位標記位於半導體基材之中，包括第一部分以及第二部分，分別鄰接於電路單元的相反兩側；且第一部分和第二部分之間，具有平行第一方向的第一預設距離。
简体摘要：一种半导体组件，包括: 半导体基材、电路单元以及一个对位标记(align mark)。电路单元位于半导体基材上。对位标记位于半导体基材之中，包括第一部分以及第二部分，分别邻接于电路单元的相反两侧；且第一部分和第二部分之间，具有平行第一方向的第一默认距离。

3. 发明专利

TWI442550B 位元線結構、半導體元件及其形成方法有权
简体标题：比特线结构、半导体组件及其形成方法
公开(公告)号：TWI442550B
公开(公告)日：2014-06-21
申请号：TW099104797
申请日：2010-02-12
申请人：旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD.
发明人：李冠德 , LEE, GUAN DE , 劉建宏 , LIU, CHIEN HUNG , 黃守偉 , HUANG, SHOU WEI , 陳盈佐 , CHEN, YING TSO
IPC分类号： H01L27/115 , H01L23/52 , H01L21/8247
CPC分类号： H01L27/11568 , H01L21/743

4. 发明专利

TW527722B 非揮發性唯讀記憶體及其製造方法有权
简体标题：非挥发性唯读内存及其制造方法
公开(公告)号：TW527722B
公开(公告)日：2003-04-11
申请号：TW091105279
申请日：2002-03-20
申请人：旺宏電子股份有限公司
发明人：郭東政 , 劉建宏 , 潘錫樹 , 黃守偉
IPC分类号： H01L
CPC分类号： H01L29/792 , H01L27/105 , H01L27/115 , H01L27/11521 , H01L27/11526 , H01L27/11568 , H01L29/66833
摘要：一種非揮發性唯讀記憶體，其結構係有一字元線形成於一基底上，而字元線包括一金屬層與一複晶矽線，另外有一捕捉層位於字元線與基底之間，以及有一形成於基底上的複晶矽保護線，且此複晶矽保護線電性連接至字元線與位於基底之接地摻雜區，其中，複晶矽保護線之阻值高於字元線。
简体摘要：一种非挥发性唯读内存，其结构系有一字符线形成于一基底上，而字符线包括一金属层与一复晶硅线，另外有一捕捉层位于字符线与基底之间，以及有一形成于基底上的复晶硅保护线，且此复晶硅保护线电性连接至字符线与位于基底之接地掺杂区，其中，复晶硅保护线之阻值高于字符线。

5. 发明专利

TW521375B 具有金屬矽化物隔離之記憶體陣列有权
简体标题：具有金属硅化物隔离之内存数组
公开(公告)号：TW521375B
公开(公告)日：2003-02-21
申请号：TW090112468
申请日：2001-05-24
申请人：旺宏電子股份有限公司
发明人：周銘宏 , 呂瑞霖 , 黃仲仁 , 黃守偉 , 陳昕輝
IPC分类号： H01L
摘要：本發明主要的目的在於提供以互補金氧半導體金屬矽化物製程製造的一種記憶體陣列，此記憶體陣列至少包括一半導體底材。若干第一隔離元件排列於半導體底材中與若干第二隔離元件排列於半導體底材上；其中第二隔離元件排列平行於第一隔離元件的排列。複數個多晶矽線位於第二隔離元件之上，其具有空自記憶(null memory)功能。一導電結構位於半導體底材之一表面下，並介於第一隔離元件之間；利用第一隔離元件與多晶矽線包圍導電結構可防止其短路。此外，一導電接觸位於導電結構之上。
简体摘要：本发明主要的目的在于提供以互补金属氧化物半导体金属硅化物制程制造的一种内存数组，此内存数组至少包括一半导体底材。若干第一隔离组件排列于半导体底材中与若干第二隔离组件排列于半导体底材上；其中第二隔离组件排列平行于第一隔离组件的排列。复数个多晶硅线位于第二隔离组件之上，其具有空自记忆(null memory)功能。一导电结构位于半导体底材之一表面下，并介于第一隔离组件之间；利用第一隔离组件与多晶硅线包围导电结构可防止其短路。此外，一导电接触位于导电结构之上。

6. 发明专利

TW508660B 局部形成矽化金屬層的方法有权
简体标题：局部形成硅化金属层的方法
公开(公告)号：TW508660B
公开(公告)日：2002-11-01
申请号：TW090129585
申请日：2001-11-29
申请人：旺宏電子股份有限公司
发明人：陳盈佐 , 賴二琨 , 陳昕輝 , 黃守偉 , 黃宇萍
IPC分类号： H01L
摘要：本發明主要是提供一方法以在積體電路上局部形成矽化金屬層，並且避免同一字元線上記憶體間形成矽化金屬而造成遺漏電流現象。本發明之方法主要是利用設計法則適當地安排元件間的距離以達到目的。在一實施例中為在積體電路上形成矽化金屬但是要避免在同一字元線上相鄰記憶體間形成矽化金屬，則可事先在相鄰兩個記憶體間的間隔區域內形成一介電層以作為幕罩層。如此則可在之後的選擇性蝕刻步驟中保護在上述間隔區域內之矽底材避免裸露出來。故可避免於此間隔區域內形成矽化金屬。而達到本發明之目的。
简体摘要：本发明主要是提供一方法以在集成电路上局部形成硅化金属层，并且避免同一字符在线内存间形成硅化金属而造成遗漏电流现象。本发明之方法主要是利用设计法则适当地安排组件间的距离以达到目的。在一实施例中为在集成电路上形成硅化金属但是要避免在同一字符在线相邻内存间形成硅化金属，则可事先在相邻两个内存间的间隔区域内形成一介电层以作为幕罩层。如此则可在之后的选择性蚀刻步骤中保护在上述间隔区域内之硅底材避免裸露出来。故可避免于此间隔区域内形成硅化金属。而达到本发明之目的。

7. 发明专利

TW494541B 氮化矽唯讀記憶體的製造方法有权
简体标题：氮化硅唯读内存的制造方法
公开(公告)号：TW494541B
公开(公告)日：2002-07-11
申请号：TW090112761
申请日：2001-05-28
申请人：旺宏電子股份有限公司
发明人：劉建宏 , 潘錫樹 , 黃守偉
IPC分类号： H01L
CPC分类号： H01L27/11568 , H01L21/28282 , H01L27/115
摘要：一種氮化矽唯讀記憶體的製造方法，首先，在提供之基底上依序形成一第一氧化層與一氮化矽層，之後，圖案化氮化矽層與第一氧化層，以形成一開口而暴露出部分基底，接著，進行一氧化製程，以在氮化矽層上形成一第二氧化矽層，並同時在開口所暴露之基底上形成一場氧化層，然後，圖案化第二氧化層、氮化矽層與第一氧化層，以形成一氧化層-氮化矽層-氧化層結構。
简体摘要：一种氮化硅唯读内存的制造方法，首先，在提供之基底上依序形成一第一氧化层与一氮化硅层，之后，图案化氮化硅层与第一氧化层，以形成一开口而暴露出部分基底，接着，进行一氧化制程，以在氮化硅层上形成一第二氧化硅层，并同时在开口所暴露之基底上形成一场氧化层，然后，图案化第二氧化层、氮化硅层与第一氧化层，以形成一氧化层-氮化硅层-氧化层结构。

8. 发明专利

TW492152B 局部形成自對準金屬矽化物之方法有权
简体标题：局部形成自对准金属硅化物之方法
公开(公告)号：TW492152B
公开(公告)日：2002-06-21
申请号：TW090118554
申请日：2001-07-31
申请人：旺宏電子股份有限公司
发明人：賴二琨 , 陳昕輝 , 陳盈佐 , 黃守偉 , 黃宇萍
IPC分类号： H01L
摘要：本發明係為一種形成自對準金屬矽化物(salicide)之方法，特別是有關於一種在部分區域形成自對準金屬矽化物之方法。本發明利用一氮化物層作為遮罩層(mask layer)，以順利在邏輯電路(logic circuit)上局部形成自對準金屬矽化物。在晶胞陣列(Cell array)的區域上，只有在閘極上形成金屬矽化物，而在擴散區域(diffusion region)則無金屬矽化物。而在周邊電路區域(periphery region)上，閘極與擴散區域均可形成金屬矽化物。本發明之方法可使半導體元件獲得較低之電阻，且較不會產生漏電流之缺陷。
简体摘要：本发明系为一种形成自对准金属硅化物(salicide)之方法，特别是有关于一种在部分区域形成自对准金属硅化物之方法。本发明利用一氮化物层作为遮罩层(mask layer)，以顺利在逻辑电路(logic circuit)上局部形成自对准金属硅化物。在晶胞数组(Cell array)的区域上，只有在闸极上形成金属硅化物，而在扩散区域(diffusion region)则无金属硅化物。而在周边电路区域(periphery region)上，闸极与扩散区域均可形成金属硅化物。本发明之方法可使半导体组件获得较低之电阻，且较不会产生漏电流之缺陷。

9. 发明专利

TWI366248B 接觸窗的製作方法與接觸窗結構 MANUFACTURE METHOD OF CONTACT AND CONTACT STRUCTURE 有权
简体标题：接触窗的制作方法与接触窗结构 MANUFACTURE METHOD OF CONTACT AND CONTACT STRUCTURE
公开(公告)号：TWI366248B
公开(公告)日：2012-06-11
申请号：TW097130386
申请日：2008-08-08
申请人：旺宏電子股份有限公司
发明人：薛家倩 , 劉建宏 , 黃守偉 , 陳盈佐
IPC分类号： H01L
摘要：一種接觸窗的製作方法，包括先提供一個基底，再於基底上形成一層介電層。然後，於介電層中形成第一開口，再於介電層的第一開口中填入導電材料。隨後，於導電材料上形成一個圖案化罩幕，其中圖案化罩幕具有至少一個第二開口，其曝露出部分導電材料。接著，以圖案化罩幕作為蝕刻罩幕蝕刻上述導電材料，以形成數個導電柱，再於導電柱之間填入絕緣材料。由於這種製作方法先形成導電材料再將其蝕刻成導電柱作為接觸窗，所以不會有接觸窗填入不良的問題。
简体摘要：一种接触窗的制作方法，包括先提供一个基底，再于基底上形成一层介电层。然后，于介电层中形成第一开口，再于介电层的第一开口中填入导电材料。随后，于导电材料上形成一个图案化罩幕，其中图案化罩幕具有至少一个第二开口，其曝露出部分导电材料。接着，以图案化罩幕作为蚀刻罩幕蚀刻上述导电材料，以形成数个导电柱，再于导电柱之间填入绝缘材料。由于这种制作方法先形成导电材料再将其蚀刻成导电柱作为接触窗，所以不会有接触窗填入不良的问题。

10. 发明专利

TWI319620B 非揮發性記憶體 NON-VOLATILE MEMORY AND OPERATION THEREOF 有权
简体标题：非挥发性内存 NON-VOLATILE MEMORY AND OPERATION THEREOF
公开(公告)号：TWI319620B
公开(公告)日：2010-01-11
申请号：TW094116655
申请日：2005-05-23
申请人：旺宏電子股份有限公司
发明人：劉建宏 , 張瑞斌 , 陳盈佐 , 黃守偉 , 施彥豪 , 賴二琨
IPC分类号： H01L , G11C
摘要：一種非揮發性記憶體，其係由基底、電荷儲存層、控制閘極層、源極區與汲極區所構成。其中電荷儲存層配置在基底上，控制閘極層配置在電荷儲存層上。源極區與汲極區分別配置在控制閘極層側邊之基底中。而且，藉由在靠近源極區或汲極區的電荷儲存層中施加一應力，可以改變電荷儲存層之局部區域的性質，進而程式化非揮發性記憶體。 A non－volatile memory is provided, and comprises a substrate, a charge store layer, a control gate layer, a source region and a drain region. The charge store layer is located on the substrate. The control gate layer is on the charge store layer. The source region and the drain region are located in the substrate beside the control gate layer respectively. In addition, by applying a stress in a region of the charge store layer near the source region pr the drain region, the property of the local region in the charge store layer to program the non－volatile memory. 【創作特點】有鑑於此，本發明的目的就是在提供一種非揮發性記憶體及其操作方法，以簡化製程，從而降低成本。
本發明提出一種非揮發性記憶體，其係由基底、電荷儲存層、控制閘極層、源極區與汲極區所構成。其中電荷儲存層配置在基底上，控制閘極層配置在電荷儲存層上。源極區與汲極區分別配置在控制閘極層側邊之基底中。此外，藉由在靠近源極區或汲極區的電荷儲存層中施加一應力，可以改變電荷儲存層之局部區域的性質，進而程式化非揮發性記憶體。
依照本發明的較佳實施例所述之非揮發性記憶體，上述施加應力的方法可以是在控制閘極層施加第一電壓以及在源極區與汲極區其中之一施加第二電壓。此外，所改變之性質例如是崩潰電荷量(Quantity of Breakdown Charge，QBD)。
依照本發明的較佳實施例所述之非揮發性記憶體，上述之非揮發性記憶體例如是單次程式化(One－Time－Program)之記憶體。
依照本發明的較佳實施例所述之非揮發性記憶體，上述之電荷儲存層的材質例如是氧化矽，而控制閘極層的材質例如是多晶矽或是摻雜多晶矽。
本發明提出一種非揮發性記憶體的操作方法，適於上述之非揮發性記憶體，此操作方法包括：在進行第一位元程式化時，於控制閘極層與汲極區施加第一電壓，並且於源極區與基底施加第二電壓，其中第一電壓大於第二電壓，以將第一位元儲存於靠近汲極區之電荷儲存層中。此外，在進行第二位元程式化時，於控制閘極層與源極區施加上述的第一電壓，並且於汲極區與基底施加上述的第二電壓，以將第二位元儲存於靠近源極區之電荷儲存層中。其中，上述之第一電壓例如是8伏特，而第二電壓例如是0伏特。
依照本發明的較佳實施例所述之非揮發性記憶體的操作方法，更包括：在進行第一位元讀取時，於控制閘極層與源極區施加第三電壓，並且於汲極區與基底施加第四電壓，其中第三電壓大於第四電壓，以讀取儲存於靠近汲極區之電荷儲存層中的第一位元。此外，在進行第二位元讀取時，於控制閘極層與汲極區施加上述之第三電壓，並且於源極區與基底施加上述之第四電壓，其中第三電壓大於第四電壓，以讀取儲存於靠近源極區之電荷儲存層中的第二位元。其中，上述之第三電壓例如是5伏特，而第四電壓例如是0伏特。
由於本發明之非揮發性記憶體其具有類似金屬氧化半導體電晶體的結構，因此可以與金屬氧化半導體電晶體的製程整合，進而達到簡化製程，降低成本的目的。而且，本發明之非揮發性記憶體可以儲存2位元的資料，而可作為多階記憶胞使用。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
简体摘要：一种非挥发性内存，其系由基底、电荷存储层、控制闸极层、源极区与汲极区所构成。其中电荷存储层配置在基底上，控制闸极层配置在电荷存储层上。源极区与汲极区分别配置在控制闸极层侧边之基底中。而且，借由在靠近源极区或汲极区的电荷存储层中施加一应力，可以改变电荷存储层之局部区域的性质，进而进程化非挥发性内存。 A non－volatile memory is provided, and comprises a substrate, a charge store layer, a control gate layer, a source region and a drain region. The charge store layer is located on the substrate. The control gate layer is on the charge store layer. The source region and the drain region are located in the substrate beside the control gate layer respectively. In addition, by applying a stress in a region of the charge store layer near the source region pr the drain region, the property of the local region in the charge store layer to program the non－volatile memory. 【创作特点】有鉴于此，本发明的目的就是在提供一种非挥发性内存及其操作方法，以简化制程，从而降低成本。本发明提出一种非挥发性内存，其系由基底、电荷存储层、控制闸极层、源极区与汲极区所构成。其中电荷存储层配置在基底上，控制闸极层配置在电荷存储层上。源极区与汲极区分别配置在控制闸极层侧边之基底中。此外，借由在靠近源极区或汲极区的电荷存储层中施加一应力，可以改变电荷存储层之局部区域的性质，进而进程化非挥发性内存。依照本发明的较佳实施例所述之非挥发性内存，上述施加应力的方法可以是在控制闸极层施加第一电压以及在源极区与汲极区其中之一施加第二电压。此外，所改变之性质例如是崩溃电荷量(Quantity of Breakdown Charge，QBD)。依照本发明的较佳实施例所述之非挥发性内存，上述之非挥发性内存例如是单次进程化(One－Time－Program)之内存。依照本发明的较佳实施例所述之非挥发性内存，上述之电荷存储层的材质例如是氧化硅，而控制闸极层的材质例如是多晶硅或是掺杂多晶硅。本发明提出一种非挥发性内存的操作方法，适于上述之非挥发性内存，此操作方法包括：在进行第一比特进程化时，于控制闸极层与汲极区施加第一电压，并且于源极区与基底施加第二电压，其中第一电压大于第二电压，以将第一比特存储于靠近汲极区之电荷存储层中。此外，在进行第二比特进程化时，于控制闸极层与源极区施加上述的第一电压，并且于汲极区与基底施加上述的第二电压，以将第二比特存储于靠近源极区之电荷存储层中。其中，上述之第一电压例如是8伏特，而第二电压例如是0伏特。依照本发明的较佳实施例所述之非挥发性内存的操作方法，更包括：在进行第一比特读取时，于控制闸极层与源极区施加第三电压，并且于汲极区与基底施加第四电压，其中第三电压大于第四电压，以读取存储于靠近汲极区之电荷存储层中的第一比特。此外，在进行第二比特读取时，于控制闸极层与汲极区施加上述之第三电压，并且于源极区与基底施加上述之第四电压，其中第三电压大于第四电压，以读取存储于靠近源极区之电荷存储层中的第二比特。其中，上述之第三电压例如是5伏特，而第四电压例如是0伏特。由于本发明之非挥发性内存其具有类似金属氧化半导体晶体管的结构，因此可以与金属氧化半导体晶体管的制程集成，进而达到简化制程，降低成本的目的。而且，本发明之非挥发性内存可以存储2比特的数据，而可作为多阶记忆胞使用。为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

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