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1. 发明专利

TWI696181B 半導體記憶裝置有权
简体标题：半导体记忆设备
公开(公告)号：TWI696181B
公开(公告)日：2020-06-11
申请号：TW107125458
申请日：2018-07-24
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：出口陽子 , DEGUCHI, YOKO , 柳平康輔 , YANAGIDAIRA, KOSUKE , 安福正 , YASUFUKU, TADASHI , 児玉択洋 , KODAMA, TAKUYO
IPC分类号： G11C16/26

2. 发明专利

TWI699779B 半導體記憶裝置有权
简体标题：半导体记忆设备
公开(公告)号：TWI699779B
公开(公告)日：2020-07-21
申请号：TW105124481
申请日：2016-08-02
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：鎌田義彦 , KAMATA, YOSHIHIKO , 出口陽子 , DEGUCHI, YOKO , 児玉択洋 , KODAMA, TAKUYO , 小林司 , KOBAYASHI, TSUKASA , 酒向万里生 , SAKO, MARIO , 柳平康輔 , YANAGIDAIRA, KOSUKE
IPC分类号： G11C7/12 , G11C7/06

3. 发明专利

TW202018719A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW202018719A
公开(公告)日：2020-05-16
申请号：TW108120464
申请日：2019-06-13
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：鎌田義彦 , KAMATA, YOSHIHIKO , 児玉択洋 , KODAMA, TAKUYO , 石崎佑樹 , ISHIZAKI, YUKI , 出口陽子 , DEGUCHI, YOKO
IPC分类号： G11C16/26
摘要：實施形態提供一種可縮短讀出動作之期間之半導體記憶裝置。一種實施形態之半導體記憶裝置具備第1記憶胞電晶體、連接於上述第1記憶胞電晶體之第1端之位元線、連接於上述第1記憶胞電晶體之第2端之源極線、及控制電路。上述控制電路構成為：於自上述第1記憶胞電晶體進行讀出動作時，於第1期間，對上述位元線施加第1電壓，於上述第1期間之後之第2期間，對上述位元線施加大於上述第1電壓之第2電壓，且對上述源極線施加小於上述第1電壓之第3電壓，於上述第2期間之後之第3期間，感測上述第1記憶胞電晶體之資料。
简体摘要：实施形态提供一种可缩短读出动作之期间之半导体记忆设备。一种实施形态之半导体记忆设备具备第1记忆胞晶体管、连接于上述第1记忆胞晶体管之第1端之比特线、连接于上述第1记忆胞晶体管之第2端之源极线、及控制电路。上述控制电路构成为：于自上述第1记忆胞晶体管进行读出动作时，于第1期间，对上述比特线施加第1电压，于上述第1期间之后之第2期间，对上述比特线施加大于上述第1电压之第2电压，且对上述源极线施加小于上述第1电压之第3电压，于上述第2期间之后之第3期间，传感上述第1记忆胞晶体管之数据。

4. 发明专利

TW201947597A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW201947597A
公开(公告)日：2019-12-16
申请号：TW107125458
申请日：2018-07-24
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：出口陽子 , DEGUCHI, YOKO , 柳平康輔 , YANAGIDAIRA, KOSUKE , 安福正 , YASUFUKU, TADASHI , 児玉択洋 , KODAMA, TAKUYO
IPC分类号： G11C16/26
摘要：本發明之實施形態提供一種能夠提高性能之半導體記憶裝置。實施形態之半導體記憶裝置包含：第1平面，其包含複數個記憶體單元；第2平面，其包含複數個記憶體單元；複數條第1位元線，其等連接於前述第1平面；複數條第2位元線，其等連接於前述第2平面；複數個第1感測放大器，其等分別對前述複數條第1位元線充電；及複數個第2感測放大器，其等分別對前述複數條第2位元線充電。於前述第1及第2平面並行地動作之情形時，自前述複數個第1感測放大器朝前述複數條第1位元線供給之電流與自前述複數個第2感測放大器朝前述複數條第2位元線供給之電流之總和達到第1電流值後，下降至第2電流值，其後，上升至第3電流值。
简体摘要：本发明之实施形态提供一种能够提高性能之半导体记忆设备。实施形态之半导体记忆设备包含：第1平面，其包含复数个内存单元；第2平面，其包含复数个内存单元；复数条第1比特线，其等连接于前述第1平面；复数条第2比特线，其等连接于前述第2平面；复数个第1传感放大器，其等分别对前述复数条第1比特线充电；及复数个第2传感放大器，其等分别对前述复数条第2比特线充电。于前述第1及第2平面并行地动作之情形时，自前述复数个第1传感放大器朝前述复数条第1比特线供给之电流与自前述复数个第2传感放大器朝前述复数条第2比特线供给之电流之总和达到第1电流值后，下降至第2电流值，其后，上升至第3电流值。

5. 发明专利

TW201801073A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW201801073A
公开(公告)日：2018-01-01
申请号：TW105124481
申请日：2016-08-02
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：鎌田義彦 , KAMATA, YOSHIHIKO , 出口陽子 , DEGUCHI, YOKO , 児玉択洋 , KODAMA, TAKUYO , 小林司 , KOBAYASHI, TSUKASA , 酒向万里生 , SAKO, MARIO , 柳平康輔 , YANAGIDAIRA, KOSUKE
IPC分类号： G11C7/12 , G11C7/06
CPC分类号： G11C16/26 , G11C16/0483 , G11C16/10 , G11C16/32
摘要：本發明之實施形態提供一種可提高可靠性之半導體記憶裝置。實施形態之半導體記憶裝置包括第1記憶體單元MT、連接於第1記憶體單元之第1位元線BL、及連接於第1位元線BL之第1感測放大器SAU。第1感測放大器SAU包含：第1節點SEN，其根據第1記憶體單元MT之資料向第1位元線BL傳輸電荷；第1電容元件27，其連接於第1節點SEN；及第1靜態鎖存電路SCU，其連接於第1節點SEN，且保持第1節點之資料。
简体摘要：本发明之实施形态提供一种可提高可靠性之半导体记忆设备。实施形态之半导体记忆设备包括第1内存单元MT、连接于第1内存单元之第1比特线BL、及连接于第1比特线BL之第1传感放大器SAU。第1传感放大器SAU包含：第1节点SEN，其根据第1内存单元MT之数据向第1比特线BL传输电荷；第1电容组件27，其连接于第1节点SEN；及第1静态锁存电路SCU，其连接于第1节点SEN，且保持第1节点之数据。

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