专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

TW200410400A 電子抹除式可程式化邏輯元件及其操作方法 ELECTRICALLY ERASABLE PROGRAMMABLE LOGIC DEVICE AND ITS OPERATION METHOD 有权
简体标题：电子抹除式可进程化逻辑组件及其操作方法 ELECTRICALLY ERASABLE PROGRAMMABLE LOGIC DEVICE AND ITS OPERATION METHOD
公开(公告)号：TW200410400A
公开(公告)日：2004-06-16
申请号：TW091135338
申请日：2002-12-05
申请人：力旺電子股份有限公司 EMEMORY TECHNOLOGY INC.
发明人：李昆鴻 , 徐清祥 , 金雅琴 , 沈士傑 , 何明洲
IPC分类号： H01L
摘要：本發明係揭露一種電子抹除式可程式化記憶體元件，包含有一P型基底；一第一N型離子摻雜區，位於該P型基底中；一第一閘極，其位於該P型基底上方並與該第一N型離子摻雜區相鄰接，並且處於浮接狀態，用來儲存該電子抹除式可程式化邏輯元件之資料；一第二N型離子摻雜區，位於該P型基底中，並與該第一N型離子摻雜區定義一第一通道；一第二閘極，其係為該電子抹除式可程式化邏輯元件之選擇閘極，位於該P型基底上方並與該第二N型離子摻雜區相鄰接；以及一第三N型離子摻雜區，位於該P型基底中，並與該第二N型離子摻雜區定義一第二通道。藉由施加一足夠大的電壓於第一N型離子摻雜區(VBL)並改變施加於該第二閘極或第三N型離子摻雜區之電壓準位(VSG或VSL)可使該電子抹除式可程式化邏輯元件操作在一通道熱電洞(CHH)寫入模式，或操作在一通道熱電子(CHE)抹除模式。
简体摘要：本发明系揭露一种电子抹除式可进程化内存组件，包含有一P型基底；一第一N型离子掺杂区，位于该P型基底中；一第一闸极，其位于该P型基底上方并与该第一N型离子掺杂区相邻接，并且处于浮接状态，用来存储该电子抹除式可进程化逻辑组件之数据；一第二N型离子掺杂区，位于该P型基底中，并与该第一N型离子掺杂区定义一第一信道；一第二闸极，其系为该电子抹除式可进程化逻辑组件之选择闸极，位于该P型基底上方并与该第二N型离子掺杂区相邻接；以及一第三N型离子掺杂区，位于该P型基底中，并与该第二N型离子掺杂区定义一第二信道。借由施加一足够大的电压于第一N型离子掺杂区(VBL)并改变施加于该第二闸极或第三N型离子掺杂区之电压准位(VSG或VSL)可使该电子抹除式可进程化逻辑组件操作在一信道热电洞(CHH)写入模式，或操作在一信道热电子(CHE)抹除模式。

2. 发明专利

TW573356B 電子抹除式可程式化邏輯元件有权
简体标题：电子抹除式可进程化逻辑组件
公开(公告)号：TW573356B
公开(公告)日：2004-01-21
申请号：TW091134123
申请日：2002-11-22
申请人：力旺電子股份有限公司 EMEMORY TECHNOLOGY INC.
发明人：李昆鴻 , 徐清祥 , 金雅琴 , 沈士傑 SHEN, SHIH JYE , 何明洲 HO, MING-CHOU
IPC分类号： H01L
摘要：一種電子抹除式可程式化邏輯元件，其包含有一P型基底；一第一N型離子摻雜區，位於該P型基底中；一第一閘極，其位於該P型基底上並與該第一N型離子摻雜區相鄰接，並且處於浮接狀態，用來儲存資料；一第二N型離子摻雜區，位於該P型基底中並與該第一閘極相鄰接；一第二閘極，作為控制閘極，位於該P型基底上並與該第二N型離子摻雜區相鄰接；一第三N型離子摻雜區，位於該P型基底中並與該第二閘極相鄰接。伍、(一)、本案代表圖為：第＿＿2＿＿圖
(二)、本案代表圖之元件代表符號簡單說明：
50 邏輯元件 52 基底
54、58a、58b、62 N型離子摻雜區 56 浮動閘極
60 控制閘極
64、66 氧化層
简体摘要：一种电子抹除式可进程化逻辑组件，其包含有一P型基底；一第一N型离子掺杂区，位于该P型基底中；一第一闸极，其位于该P型基底上并与该第一N型离子掺杂区相邻接，并且处于浮接状态，用来存储数据；一第二N型离子掺杂区，位于该P型基底中并与该第一闸极相邻接；一第二闸极，作为控制闸极，位于该P型基底上并与该第二N型离子掺杂区相邻接；一第三N型离子掺杂区，位于该P型基底中并与该第二闸极相邻接。伍、(一)、本案代表图为：第＿＿2＿＿图 (二)、本案代表图之组件代表符号简单说明： 50 逻辑组件 52 基底 54、58a、58b、62 N型离子掺杂区 56 浮动闸极 60 控制闸极 64、66 氧化层

3. 发明专利

TW202004746A 隨機碼產生器及相關隨機碼產生方法审中-公开
简体标题：随机码产生器及相关随机码产生方法
公开(公告)号：TW202004746A
公开(公告)日：2020-01-16
申请号：TW108117981
申请日：2019-05-24
申请人：力旺電子股份有限公司 , EMEMORY TECHNOLOGY INC.
发明人：徐清祥 , HSU, CHING-HSIANG
IPC分类号： G11C7/06 , G11C16/22
摘要：一種隨機碼產生器，包括：一電源、一感測電路、一第一記憶胞與一第二記憶胞。該第一記憶胞的一第一端連接至該電源且該第一記憶胞的一第二端連接至該感測電路。該第二記憶胞的一第一端連接至該電源且該第二記憶胞的一第二端連接至該感測電路。於一註冊動作時，該電源提供一供應電壓至該第一記憶胞與該第二記憶胞，並且於該註冊動作後，該感測電路根據該第一記憶胞與該第二記憶胞之間的電阻值差異決定一隨機碼。
简体摘要：一种随机码产生器，包括：一电源、一传感电路、一第一记忆胞与一第二记忆胞。该第一记忆胞的一第一端连接至该电源且该第一记忆胞的一第二端连接至该传感电路。该第二记忆胞的一第一端连接至该电源且该第二记忆胞的一第二端连接至该传感电路。于一注册动作时，该电源提供一供应电压至该第一记忆胞与该第二记忆胞，并且于该注册动作后，该传感电路根据该第一记忆胞与该第二记忆胞之间的电阻值差异决定一随机码。

4. 发明专利

TW200410401A 形成可降低漏電流之電子式程式化唯讀記憶體的方法 MEHTOD FOR FORMING EPROM WITH LOW LEAKAGE 审中-公开
简体标题：形成可降低漏电流之电子式进程化唯读内存的方法 MEHTOD FOR FORMING EPROM WITH LOW LEAKAGE
公开(公告)号：TW200410401A
公开(公告)日：2004-06-16
申请号：TW091135339
申请日：2002-12-05
申请人：力旺電子股份有限公司 EMEMORY TECHNOLOGY INC.
发明人：徐清祥 , 朱志勳 , 何明洲 , 沈士傑
IPC分类号： H01L
摘要：一種形成電子式程式化唯讀記憶體之方法，其包含於一N型井上形成一第一P型摻雜區、一第二P型摻雜區及一第三P型摻雜區，於該第一P型摻雜區及該第二P型摻雜區之間形成一控制閘極，以及於該第二P型摻雜區及該第三P型摻雜區之間形成一P型浮置閘極。
简体摘要：一种形成电子式进程化唯读内存之方法，其包含于一N型井上形成一第一P型掺杂区、一第二P型掺杂区及一第三P型掺杂区，于该第一P型掺杂区及该第二P型掺杂区之间形成一控制闸极，以及于该第二P型掺杂区及该第三P型掺杂区之间形成一P型浮置闸极。

5. 发明专利

TW573357B 電子抹除式可程式化邏輯元件及其操作方法有权
简体标题：电子抹除式可进程化逻辑组件及其操作方法
公开(公告)号：TW573357B
公开(公告)日：2004-01-21
申请号：TW091135338
申请日：2002-12-05
申请人：力旺電子股份有限公司 EMEMORY TECHNOLOGY INC.
发明人：李昆鴻 , 徐清祥 , 金雅琴 , 沈士傑 SHEN, SHIH JYE , 何明洲 HO, MING-CHOU
IPC分类号： H01L
摘要：本發明係揭露一種電子抹除式可程式化記憶體元件，包含有一P型基底；一第一N型離子摻雜區，位於該P型基底中；一第一閘極，其位於該P型基底上方並與該第一N型離子摻雜區相鄰接，並且處於浮接狀態，用來儲存該電子抹除式可程式化邏輯元件之資料；一第二N型離子摻雜區，位於該P型基底中，並與該第一N型離子摻雜區定義一第一通道；一第二閘極，其係為該電子抹除式可程式化邏輯元件之選擇閘極，位於該P型基底上方並與該第二N型離子摻雜區相鄰接；以及一第三N型離子摻雜區，位於該P型基底中，並與該第二N型離子摻雜區定義一第二通道。藉由施加一足夠大的電壓於第一N型離子摻雜區(VBL)並改變施加於該第二閘極或第三N型離子摻雜區之電壓準位(VSG或VSL)可使該電子抹除式可程式化邏輯元件操作在一通道熱電洞(CHH)寫入模式，或操作在一通道熱電子(CHE)抹除模式。
简体摘要：本发明系揭露一种电子抹除式可进程化内存组件，包含有一P型基底；一第一N型离子掺杂区，位于该P型基底中；一第一闸极，其位于该P型基底上方并与该第一N型离子掺杂区相邻接，并且处于浮接状态，用来存储该电子抹除式可进程化逻辑组件之数据；一第二N型离子掺杂区，位于该P型基底中，并与该第一N型离子掺杂区定义一第一信道；一第二闸极，其系为该电子抹除式可进程化逻辑组件之选择闸极，位于该P型基底上方并与该第二N型离子掺杂区相邻接；以及一第三N型离子掺杂区，位于该P型基底中，并与该第二N型离子掺杂区定义一第二信道。借由施加一足够大的电压于第一N型离子掺杂区(VBL)并改变施加于该第二闸极或第三N型离子掺杂区之电压准位(VSG或VSL)可使该电子抹除式可进程化逻辑组件操作在一信道热电洞(CHH)写入模式，或操作在一信道热电子(CHE)抹除模式。

6. 发明专利

TWI696187B 隨機位元單元、隨機數值產生器及隨機位元單元的操作方法有权
简体标题：随机比特单元、随机数值产生器及随机比特单元的操作方法
公开(公告)号：TWI696187B
公开(公告)日：2020-06-11
申请号：TW108122487
申请日：2019-06-27
申请人：力旺電子股份有限公司 , EMEMORY TECHNOLOGY INC.
发明人：徐清祥 , HSU, CHING-HSIANG
IPC分类号： G11C7/12 , G11C11/419

7. 发明专利

TW201837701A 亂數產生裝置及其控制方法审中-公开
简体标题：乱数产生设备及其控制方法
公开(公告)号：TW201837701A
公开(公告)日：2018-10-16
申请号：TW106124731
申请日：2017-07-24
申请人：力旺電子股份有限公司 , EMEMORY TECHNOLOGY INC.
发明人：翁偉哲 , WONG, WEI-ZHE , 徐清祥 , HSU, CHING-HSIANG , 楊青松 , YANG, CHING-SUNG
IPC分类号： G06F7/58
摘要：本發明提供一種亂數產生裝置，其包含至少一記憶體單元、電壓產生器以及控制電路。每一記憶體單元包含兩個記憶體胞。兩個記憶體胞的其中一個記憶體胞耦接於偏壓線及第一位元線，而兩個記憶體胞的另一個記憶體胞耦接於偏壓線及第二位元線。電壓產生器藉由偏壓線、第一位元線及第二位元線分別提供偏壓、第一位元線電壓及第二位元線電壓予兩個記憶體胞。控制電路在程式化期間內將第一位元線與第二位元線短路，以同時地對兩個記憶體胞進行程式化，並在讀取期間內依據兩個記憶體胞的狀態產生一個亂數位元。
简体摘要：本发明提供一种乱数产生设备，其包含至少一内存单元、电压产生器以及控制电路。每一内存单元包含两个内存胞。两个内存胞的其中一个内存胞耦接于偏压线及第一比特线，而两个内存胞的另一个内存胞耦接于偏压线及第二比特线。电压产生器借由偏压线、第一比特线及第二比特线分别提供偏压、第一比特线电压及第二比特线电压予两个内存胞。控制电路在进程化期间内将第一比特线与第二比特线短路，以同时地对两个内存胞进行进程化，并在读取期间内依据两个内存胞的状态产生一个乱数码元。

8. 发明专利

TWI608495B 數碼產生裝置、一次性可編程記憶區塊與數碼產生方法有权
简体标题：数码产生设备、一次性可编程记忆区块与数码产生方法
公开(公告)号：TWI608495B
公开(公告)日：2017-12-11
申请号：TW105123377
申请日：2016-07-25
申请人：力旺電子股份有限公司 , EMEMORY TECHNOLOGY INC.
发明人：翁偉哲 , WONG, WEI-ZHE , 楊青松 , YANG, CHING-SUNG , 徐清祥 , HSU, CHING-HSIANG
IPC分类号： G11C7/24
CPC分类号： G11C17/16 , G11C17/18 , H02J1/00 , H02J4/00

9. 发明专利

TWI385791B 由光罩定義的唯讀記憶體陣列和在基底上轉換單次燒錄記憶體成為編碼過的非揮發性記憶體的方法有权
简体标题：由光罩定义的唯读内存数组和在基底上转换单次刻录内存成为编码过的非挥发性内存的方法
公开(公告)号：TWI385791B
公开(公告)日：2013-02-11
申请号：TW098131748
申请日：2009-09-21
申请人：力旺電子股份有限公司 , EMEMORY TECHNOLOGY INC.
发明人：徐清祥 , HSU, CHING HSIANG , 楊青松 , YANG, CHING SUNG , 沈士傑 , SHEN, SHIH JYE
IPC分类号： H01L27/112 , H01L27/24 , G11C17/08

10. 发明专利

TW575959B 一種快閃記憶體結構及其製作方法失效
简体标题：一种闪存结构及其制作方法
公开(公告)号：TW575959B
公开(公告)日：2004-02-11
申请号：TW091122234
申请日：2002-09-26
申请人：力旺電子股份有限公司 EMEMORY TECHNOLOGY INC.
发明人：徐清祥 , 楊青松 , 沈士傑 SHEN, SHIH JYE
IPC分类号： H01L
CPC分类号： H01L27/11568 , H01L27/115 , H01L27/11521
摘要：本發明係提供一種快閃記憶體結構及其製作方法。該快閃記憶結構包含有複數條相互平行之字元線設於一半導體基底表面，複數條第一導電型式之位元線設於該半導體基底內，複數條第一導電型式之源極線設於該半導體基底內，且該等位元線以及該等源極線係與該等字元線互相垂直，一第二導電型式之摻雜區設於各該位元線下方，一接觸插塞設於各該位元線中，用來電連接各該位元線與其下方相對應之該摻雜區，以及一閘極設於各該位元線與各該字元線重疊區域之該半導體基底表面。
简体摘要：本发明系提供一种闪存结构及其制作方法。该快闪记忆结构包含有复数条相互平行之字符线设于一半导体基底表面，复数条第一导电型式之比特线设于该半导体基底内，复数条第一导电型式之源极线设于该半导体基底内，且该等比特线以及该等源极线系与该等字符线互相垂直，一第二导电型式之掺杂区设于各该比特线下方，一接触插塞设于各该比特线中，用来电连接各该比特线与其下方相对应之该掺杂区，以及一闸极设于各该比特线与各该字符线重叠区域之该半导体基底表面。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式