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1. 发明专利

TW200400638A 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME 失效
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
公开(公告)号：TW200400638A
公开(公告)日：2004-01-01
申请号：TW092115630
申请日：2003-06-10
申请人：三洋電機股份有限公司 SANYO ELECTRIC CO., LTD.
发明人：菊地修一 KIKUCHI SHUICHI , 上原正文 MASAFUMI UEHARA , 西部榮次 EIJI NISHIBE , 安齋勝義 KATSUYOSHI ANZAI
IPC分类号： H01L
CPC分类号： H01L29/0626 , H01L29/0847 , H01L29/7835
摘要：本發明提供一種半導體裝置及其製造方法，係為了提昇耐高壓MOS電晶體之耐靜電破壞強度。解決手段，係不使N＋型的第1汲極層(11)之下形成有N－型汲極層(2A、2B)，而在N＋型的第1汲極層(11)之下方領域形成較深之N＋型的第2汲極層(3)。N＋型的第1汲極層(11)及第2汲極層(3)係被合為一體而形成比N＋型源極更深的N＋層，其體積亦增加。因此突波電流之熱能在此N＋層被分散，對突波電流之熱破壞具有更高之強度。又在N＋型的第2汲極層(3)之下方領域形成P＋型埋入層(3)。當閘極電極(8)之下的N－型汲極層(2A)在熱破壞之前，突波電流即經由此PN接合逃至矽基板(1)。其結果，更提昇了ESD(靜電放電)耐壓強度。
简体摘要：本发明提供一种半导体设备及其制造方法，系为了提升耐高压MOS晶体管之耐静电破坏强度。解决手段，系不使N＋型的第1汲极层(11)之下形成有N－型汲极层(2A、2B)，而在N＋型的第1汲极层(11)之下方领域形成较深之N＋型的第2汲极层(3)。N＋型的第1汲极层(11)及第2汲极层(3)系被合为一体而形成比N＋型源极更深的N＋层，其体积亦增加。因此突波电流之热能在此N＋层被分散，对突波电流之热破坏具有更高之强度。又在N＋型的第2汲极层(3)之下方领域形成P＋型埋入层(3)。当闸极电极(8)之下的N－型汲极层(2A)在热破坏之前，突波电流即经由此PN接合逃至硅基板(1)。其结果，更提升了ESD(静电放电)耐压强度。

2. 发明专利

TWI281747B 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME 失效
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
公开(公告)号：TWI281747B
公开(公告)日：2007-05-21
申请号：TW090108631
申请日：2001-04-11
申请人：三洋電機股份有限公司 SANYO ELECTRIC CO., LTD.
发明人：菊地修一 KIKUCHI SHUICHI , 西部榮次 EIJI NISHIBE , 鈴木琢也 TAKUYA SUZUKI
IPC分类号： H01L
CPC分类号： H01L29/66659 , H01L21/26586 , H01L29/7835
摘要：本發明提供一種半導體裝置及其製造方法來提昇動作耐壓。該裝置係具備：在形成於P型半導體基板1上之第1及第2閘極絕緣膜4、6上讓閘極電極7延伸形成，且鄰接於該閘極電極7一端的N+型源極領域9；隔著通道領域與前述源極領域9相對，並且在前述第1閘極絕緣膜4下至少在前述基板內的特定深處位置具有雜質濃度峰值，且在靠近基板表面之領域使雜質濃度降低而形成的N--型汲極領域5A與連接該汲極領域5A而形成的N-型汲極領域5B；離開前述閘極電極7的另一端，且被包含在前述N-型汲極領域5B內之N+型汲極領域10；以及從前述第1閘極絕緣膜4的一端部橫跨到前述N+型汲極領域10間所形成的N型層11。
简体摘要：本发明提供一种半导体设备及其制造方法来提升动作耐压。该设备系具备：在形成于P型半导体基板1上之第1及第2闸极绝缘膜4、6上让闸极电极7延伸形成，且邻接于该闸极电极7一端的N+型源极领域9；隔着信道领域与前述源极领域9相对，并且在前述第1闸极绝缘膜4下至少在前述基板内的特定深处位置具有杂质浓度峰值，且在靠近基板表面之领域使杂质浓度降低而形成的N--型汲极领域5A与连接该汲极领域5A而形成的N-型汲极领域5B；离开前述闸极电极7的另一端，且被包含在前述N-型汲极领域5B内之N+型汲极领域10；以及从前述第1闸极绝缘膜4的一端部横跨到前述N+型汲极领域10间所形成的N型层11。

3. 发明专利

TWI236151B 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND PREPARING METHOD THEREFOR 失效
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND PREPARING METHOD THEREFOR
公开(公告)号：TWI236151B
公开(公告)日：2005-07-11
申请号：TW090118718
申请日：2001-08-01
申请人：三洋電機股份有限公司 SANYO ELECTRIC CO., LTD.
发明人：菊地修一 SHUICHI KIKUCHI , 西部榮次 EIJI NISHIBE
IPC分类号： H01L
CPC分类号： H01L29/0847 , H01L29/42368 , H01L29/66659 , H01L29/7835
摘要：本發明提供一種可提高動作時的汲極耐壓之半導體裝置及其製造方法。
本發明之半導體裝置，係具備有：在P型半導體基板1上隔著閘極氧化膜7A,8而形成的閘極9；鄰接於該閘極9之一端而形成的第一低濃度(LN型)汲極區域5；形成於該第一低濃度汲極區域5內之極附近，且雜質濃度至少高於該第一低濃度汲極區域 5 的雜質濃度的第二低濃度(SLN型)汲極區域6；鄰接於前述閘極9之另一端而形成的高濃度(N+型)源極區域10；以及與前述閘極9之一端隔著預定距離而形成於前述第二低濃度汲極區域6內的高濃度(N+型)汲極區域11。
简体摘要：本发明提供一种可提高动作时的汲极耐压之半导体设备及其制造方法。本发明之半导体设备，系具备有：在P型半导体基板1上隔着闸极氧化膜7A,8而形成的闸极9；邻接于该闸极9之一端而形成的第一低浓度(LN型)汲极区域5；形成于该第一低浓度汲极区域5内之极附近，且杂质浓度至少高于该第一低浓度汲极区域 5 的杂质浓度的第二低浓度(SLN型)汲极区域6；邻接于前述闸极9之另一端而形成的高浓度(N+型)源极区域10；以及与前述闸极9之一端隔着预定距离而形成于前述第二低浓度汲极区域6内的高浓度(N+型)汲极区域11。

4. 发明专利

TWI224396B 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME 失效
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
公开(公告)号：TWI224396B
公开(公告)日：2004-11-21
申请号：TW092115630
申请日：2003-06-10
申请人：三洋電機股份有限公司 SANYO ELECTRIC CO., LTD.
发明人：菊地修一 KIKUCHI SHUICHI , 上原正文 MASAFUMI UEHARA , 西部榮次 EIJI NISHIBE , 安齋勝義 KATSUYOSHI ANZAI
IPC分类号： H01L
CPC分类号： H01L29/0626 , H01L29/0847 , H01L29/7835
摘要：本發明提供一種半導體裝置及其製造方法，係為了提昇耐高壓MOS電晶體之耐靜電破壞強度。
解決手段，係不使N+型的第1汲極層(11)之下形成有N-型汲極層(2A、2B)，而在N+型的第1汲極層(11)之下方領域形成較深之N+型的第2汲極層(3)。N+型的第1汲極層(11)及第2汲極層(3)係被合為一體而形成比N+型源極更深的N+層，其體積亦增加。因此突波電流之熱能在此N+層被分散，對突波電流之熱破壞具有更高之強度。又在N+型的第2汲極層(3)之下方領域形成 P+型埋入層(3)。當閘極電極(8)之下的N-型汲極層(2A)在熱破壞之前，突波電流即經由此PN接合逃至矽基板(1)。其結果，更提昇了ESD(靜電放電)耐壓強度。
简体摘要：本发明提供一种半导体设备及其制造方法，系为了提升耐高压MOS晶体管之耐静电破坏强度。解决手段，系不使N+型的第1汲极层(11)之下形成有N-型汲极层(2A、2B)，而在N+型的第1汲极层(11)之下方领域形成较深之N+型的第2汲极层(3)。N+型的第1汲极层(11)及第2汲极层(3)系被合为一体而形成比N+型源极更深的N+层，其体积亦增加。因此突波电流之热能在此N+层被分散，对突波电流之热破坏具有更高之强度。又在N+型的第2汲极层(3)之下方领域形成 P+型埋入层(3)。当闸极电极(8)之下的N-型汲极层(2A)在热破坏之前，突波电流即经由此PN接合逃至硅基板(1)。其结果，更提升了ESD(静电放电)耐压强度。

5. 发明专利

TW594995B 半導體裝置及其製造方法失效
简体标题：半导体设备及其制造方法
公开(公告)号：TW594995B
公开(公告)日：2004-06-21
申请号：TW092115499
申请日：2003-06-09
申请人：三洋電機股份有限公司 SANYO ELECTRIC CO., LTD.
发明人：菊地修一 KIKUCHI SHUICHI , 上原正文 MASAFUMI UEHARA , 西部榮次 EIJI NISHIBE , 安齊勝義 KATSUYOSHI ANZAI
IPC分类号： H01L
CPC分类号： H01L29/66659 , H01L29/1083 , H01L29/7835
摘要：本發明之目的在使高壓MOS電晶體之靜電破壞耐量提高，其特徵為：使MOS電晶體之N+型汲極層9之下方不形成N-型汲極層11，且在N+型汲極層9之下方之區域形成P+型埋入層11。在 N+型汲極層9與P+型埋入層11之間形成濃度較高之PN接合。亦即，局部性的形成接合耐壓較小之區域。因此，突波電流係在閘極電極6之下方之N-型汲極層2熱破壞之前，透過此PN接合而竄流向矽基板1。其結果，將可提高ESD耐量。
简体摘要：本发明之目的在使高压MOS晶体管之静电破坏耐量提高，其特征为：使MOS晶体管之N+型汲极层9之下方不形成N-型汲极层11，且在N+型汲极层9之下方之区域形成P+型埋入层11。在 N+型汲极层9与P+型埋入层11之间形成浓度较高之PN接合。亦即，局部性的形成接合耐压较小之区域。因此，突波电流系在闸极电极6之下方之N-型汲极层2热破坏之前，透过此PN接合而窜流向硅基板1。其结果，将可提高ESD耐量。

6. 发明专利

TW200401452A 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURE OF THE SAME 失效
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURE OF THE SAME
公开(公告)号：TW200401452A
公开(公告)日：2004-01-16
申请号：TW092115499
申请日：2003-06-09
申请人：三洋電機股份有限公司 SANYO ELECTRIC CO., LTD.
发明人：菊地修一 KIKUCHI SHUICHI , 上原正文 MASAFUMI UEHARA , 西部榮次 EIJI NISHIBE , 安齊勝義 KATSUYOSHI ANZAI
IPC分类号： H01L
CPC分类号： H01L29/66659 , H01L29/1083 , H01L29/7835
摘要：本發明之目的在使高壓MOS電晶體之靜電破壞耐量提高，其特徵為：使MOS電晶體之N＋型汲極層9之下方不形成N－型汲極層11，且在N＋型汲極層9之下方之區域形成P＋型埋入層11。在N＋型汲極層9與P＋型埋入層11之間形成濃度較高之PN接合。亦即，局部性的形成接合耐壓較小之區域。因此，突波電流係在閘極電極6之下方之N－型汲極層2熱破壞之前，透過此PN接合而竄流向矽基板1。其結果，將可提高ESD耐量。
简体摘要：本发明之目的在使高压MOS晶体管之静电破坏耐量提高，其特征为：使MOS晶体管之N＋型汲极层9之下方不形成N－型汲极层11，且在N＋型汲极层9之下方之区域形成P＋型埋入层11。在N＋型汲极层9与P＋型埋入层11之间形成浓度较高之PN接合。亦即，局部性的形成接合耐压较小之区域。因此，突波电流系在闸极电极6之下方之N－型汲极层2热破坏之前，透过此PN接合而窜流向硅基板1。其结果，将可提高ESD耐量。

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