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    • 3. 发明专利
    • 電流模式邏輯四分之一速率預測性回饋等化器架構
    • 电流模式逻辑四分之一速率预测性回馈等化器架构
    • TW201603543A
    • 2016-01-16
    • TW104116835
    • 2015-05-26
    • 三星顯示器有限公司SAMSUNG DISPLAY CO., LTD.
    • 黑克麥特 莫哈瑪德HEKMAT, MOHAMMAD艾米爾坎尼 艾米爾AMIRKHANY, AMIR
    • H04L27/01
    • H04L25/03057H04L2025/03503
    • 本發明揭示一種用於速率減小之預測性決策回饋等化(decision feedback equalization;DFE)之系統。在一實施例中,複數個取樣器-多工器區塊(sampler-multiplexer block)一次一個地對所接收類比訊號進行取樣,每一取樣器-多工器區塊包含由一多相位時脈控制之二個取樣器及一多工器-鎖存器(multiplexer-latch),且使用每一多工器-鎖存器的可表示最後所接收位元之值之輸出來控制另一多工器-鎖存器之選擇輸入(select input),俾使該另一多工器-鎖存器選擇二個取樣器其中之適當一者,每一取樣器在取樣之前對該所接收類比訊號應用一不同校正。每一多工器-鎖存器皆係為一時控元件(clocked element),該時控元件在其時脈輸入處之訊號具有一第一邏輯位準時跟循資料輸入,且在其時脈輸入具有另一(即,一第二)邏輯位準時保持該時控元件之輸出狀態。
    • 本发明揭示一种用于速率减小之预测性决策回馈等化(decision feedback equalization;DFE)之系统。在一实施例中,复数个采样器-多任务器区块(sampler-multiplexer block)一次一个地对所接收模拟信号进行采样,每一采样器-多任务器区块包含由一多相位时脉控制之二个采样器及一多任务器-锁存器(multiplexer-latch),且使用每一多任务器-锁存器的可表示最后所接收比特之值之输出来控制另一多任务器-锁存器之选择输入(select input),俾使该另一多任务器-锁存器选择二个采样器其中之适当一者,每一采样器在采样之前对该所接收模拟信号应用一不同校正。每一多任务器-锁存器皆系为一时控组件(clocked element),该时控组件在其时脉输入处之信号具有一第一逻辑位准时跟循数据输入,且在其时脉输入具有另一(即,一第二)逻辑位准时保持该时控组件之输出状态。