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71. 发明专利

TW200730828A 探針薄片接著保持器、探針卡、半導體檢測裝置及半導體裝置之製造方法失效
简体标题：探针薄片接着保持器、探针卡、半导体检测设备及半导体设备之制造方法
公开(公告)号：TW200730828A
公开(公告)日：2007-08-16
申请号：TW095135413
申请日：2006-09-25
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：春日部進 KASUKABE, SUSUMU , 庄司照雄 , 長谷部昭男 , 出口善宣 DEGUCHI, YOSHINORI , 成塚康則 NARIZUKA, YASUNORI
IPC分类号： G01R , H01L
CPC分类号： G01R1/0735 , G01R3/00
摘要：一種探針卡,具有:具與設置於晶圓1之電極3接觸之接觸端子4a、及從接觸端子4a所被迂迴配置的引出配線4c、及與引出配線4c電性連接之電極4d之探針薄片4;及具有與探針薄片的電極4d電性連接的電極50a之多層配線基板50,接觸端子4a與晶圓1之電極3的接觸,係由具有:從接觸端子4a的端子群的背面介由具有彈簧5a之按壓區塊5b,對端子群施以加壓力,來使與電極3接觸之1個或複數個的接著保持器5來進行。將探針薄片4接著於接著保持器5,組合此接著保持器5來構成同時檢測多數晶片之裝置。
简体摘要：一种探针卡,具有:具与设置于晶圆1之电极3接触之接触端子4a、及从接触端子4a所被迂回配置的引出配线4c、及与引出配线4c电性连接之电极4d之探针薄片4;及具有与探针薄片的电极4d电性连接的电极50a之多层配线基板50,接触端子4a与晶圆1之电极3的接触,系由具有:从接触端子4a的端子群的背面介由具有弹簧5a之按压区块5b,对端子群施以加压力,来使与电极3接触之1个或复数个的接着保持器5来进行。将探针薄片4接着于接着保持器5,组合此接着保持器5来构成同时检测多数芯片之设备。

72. 发明专利

TW200729604A 窄阻抗轉換裝置 NARROW IMPEDANCE CONVERSION DEVICE 审中-公开
简体标题：窄阻抗转换设备 NARROW IMPEDANCE CONVERSION DEVICE
公开(公告)号：TW200729604A
公开(公告)日：2007-08-01
申请号：TW095131722
申请日：2006-08-29
申请人：大塚寬治 OTSUKA, KANJI , 宇佐美保 USAMI, TAMOTSU , 秋山豊 AKIYAMA, YUTAKA , 沖電氣工業股份有限公司 OKI ELECTRIC INDUSTRY CO., LTD. , 東芝股份有限公司 KABUSHIKI KAISHA TOSHIBA , 富士通股份有限公司 FUJITSU LIMITED , 瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP. , 京瓷股份有限公司 KYOCERA CORPORATION
发明人：大塚寬治 OTSUKA, KANJI , 宇佐美保 USAMI, TAMOTSU , 秋山豊 AKIYAMA, YUTAKA
IPC分类号： H01P
CPC分类号： H01P5/02
摘要：一種阻抗轉換裝置具有四個導體,這些導體經配置而使得第一與第二導體形成具有第一特徵阻抗之傳輸線;第三與第四導體形成具有第一特徵阻抗之傳輸線;第一與第三導體形成具有第二特徵阻抗之傳輸線;且第二與第四導體形成具有第二特徵阻抗之傳輸線。第二與第四導體是經由等於第一特徵阻抗之電阻而互連於鄰近末端處。第三與第四導體是經由等於第二特徵阻抗之電阻而互連於鄰近末端處。阻抗轉換裝置之橫向尺寸足夠小以允許插入於疊對線中。
简体摘要：一种阻抗转换设备具有四个导体,这些导体经配置而使得第一与第二导体形成具有第一特征阻抗之传输线;第三与第四导体形成具有第一特征阻抗之传输线;第一与第三导体形成具有第二特征阻抗之传输线;且第二与第四导体形成具有第二特征阻抗之传输线。第二与第四导体是经由等于第一特征阻抗之电阻而互连于邻近末端处。第三与第四导体是经由等于第二特征阻抗之电阻而互连于邻近末端处。阻抗转换设备之横向尺寸足够小以允许插入于叠对线中。

73. 发明专利

TW200721767A 收送訊裝置及使用其之通訊系統审中-公开
简体标题：收送讯设备及使用其之通信系统
公开(公告)号：TW200721767A
公开(公告)日：2007-06-01
申请号：TW095136729
申请日：2006-10-03
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：川本高司 KAWAMOTO, TAKASHI , 高橋智明 TAKAHASHI, TOMOAKI , 菊地慎哉 KIKUCHI, SHINYA , 石田義美 ISHIDA, YOSHIMI , 西尾裕光 NISHIO, HIROMITSU
IPC分类号： H04L
CPC分类号： G06F1/12 , H03L7/18 , H04L7/10
摘要： [課題]提供一種,即使是使用了廉價的振盪子的半導體積體電路裝置中,也可和主機進行雙向通訊的半導體積體電路裝置,並提供廉價的半導體積體電路裝置。[解決手段]在主機2和設備1的雙向通訊中,設備1係具備:同步建立部11、頻率誤差偵測器12、頻率發生器13,並具備提供基準訊號的振盪子3。接收到主機2之輸出訊號的同步建立部11,係將收訊訊號(RS)、同步建立訊號(SCS)、收訊資料(DT)予以輸出。頻率誤差偵測器12,係偵測出收訊訊號(RS)和送訊訊號(TS)的頻率差,將頻率調整訊號(FCS)輸出至頻率發生器13。頻率發生器43係受到頻率調整訊號(FCS)而控制著分頻數,而可使得輸出訊號亦即送訊訊號(TS)的頻率,配合於收訊訊號(RS)的頻率。
简体摘要： [课题]提供一种,即使是使用了廉价的振荡子的半导体集成电路设备中,也可和主机进行双向通信的半导体集成电路设备,并提供廉价的半导体集成电路设备。[解决手段]在主机2和设备1的双向通信中,设备1系具备:同步创建部11、频率误差侦测器12、频率发生器13,并具备提供基准信号的振荡子3。接收到主机2之输出信号的同步创建部11,系将收讯信号(RS)、同步创建信号(SCS)、收讯数据(DT)予以输出。频率误差侦测器12,系侦测出收讯信号(RS)和送讯信号(TS)的频率差,将频率调整信号(FCS)输出至频率发生器13。频率发生器43系受到频率调整信号(FCS)而控制着分频数,而可使得输出信号亦即送讯信号(TS)的频率,配合于收讯信号(RS)的频率。

74. 发明专利

TW200721175A 藉由臨限値電壓之位準變化記憶資訊之不揮發性半導體記憶裝置的寫入方法 METHOD OF WRITING TO NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE STORING INFORMATION DEPENDING ON VARIATION IN LEVEL OF THRESHOLD VOLTAGE 审中-公开
简体标题：借由临限値电压之位准变化记忆信息之不挥发性半导体记忆设备的写入方法 METHOD OF WRITING TO NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE STORING INFORMATION DEPENDING ON VARIATION IN LEVEL OF THRESHOLD VOLTAGE
公开(公告)号：TW200721175A
公开(公告)日：2007-06-01
申请号：TW095126193
申请日：2006-07-18
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人： 本毅 TAKESHI KAJIMOTO , 中山武志 TAKESHI NAKAYAMA , 小林真一 SHINICHI KOBAYASHI , 河野隆司 TAKASHI KONO
IPC分类号： G11C
CPC分类号： G11C16/12 , G11C11/5628 , G11C16/3459
摘要：在此快閃記憶體中,在起始寫入結束後(S1~S6),將對應於寫入對象的記憶單元(MC)的各位元線(GBL)預先充電,同時將對應於非寫入對象的記憶單元(MC)的各位元線(GBL)放電,並進行驗證,以檢出臨限値電壓低的記憶單元(MC)(S7),並在檢出的記憶單元(MC)上進行追加寫入(S8、S9)。因此,可不受在非寫入對象的記憶單元(MC)上流動的電流影響而進行驗證,並可正確地設定所有的記憶單元(MC)的臨限値電壓。
简体摘要：在此闪存中,在起始写入结束后(S1~S6),将对应于写入对象的记忆单元(MC)的各比特线(GBL)预先充电,同时将对应于非写入对象的记忆单元(MC)的各比特线(GBL)放电,并进行验证,以检出临限値电压低的记忆单元(MC)(S7),并在检出的记忆单元(MC)上进行追加写入(S8、S9)。因此,可不受在非写入对象的记忆单元(MC)上流动的电流影响而进行验证,并可正确地设置所有的记忆单元(MC)的临限値电压。

75. 发明专利

TW200719431A 半導體裝置之製造方法及半導體裝置审中-公开
简体标题：半导体设备之制造方法及半导体设备
公开(公告)号：TW200719431A
公开(公告)日：2007-05-16
申请号：TW094139464
申请日：2005-11-10
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：阿部由之 ABE, YOSHIYUKI , 東野朋子 HIGASHINO, TOMOKO , 宮崎忠一 MIYAZAKI, CHUICHI
IPC分类号： H01L
摘要：本發明之課題在使用隱密切割之半導體晶圓的切斷處理中,減低或防止切斷形狀不良。本發明之解決手段以隱密切割來分割半導體晶圓1W時,使切割區域CR之測試用墊1LB或對準靶Am,靠近切斷區域CR之寬度方向單邊來配置,將用以形成改質區域PR之雷射光,照射在從測試用墊1LB或對準靶Am平面離開的位置。依此,在使用隱密切割之半導體晶圓的切斷處理中,可減低或防止切斷形狀不良。
简体摘要：本发明之课题在使用隐密切割之半导体晶圆的切断处理中,减低或防止切断形状不良。本发明之解决手段以隐密切割来分割半导体晶圆1W时,使切割区域CR之测试用垫1LB或对准靶Am,靠近切断区域CR之宽度方向单边来配置,将用以形成改质区域PR之激光光,照射在从测试用垫1LB或对准靶Am平面离开的位置。依此,在使用隐密切割之半导体晶圆的切断处理中,可减低或防止切断形状不良。

76. 发明专利

TW200717804A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW200717804A
公开(公告)日：2007-05-01
申请号：TW095126747
申请日：2006-07-21
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：佐野聰明 SANO, TOSHIAKI , 石井智之 ISHII, TOMOYUKI , 龜代典史 KAMESHIRO, NORIFUMI , 峰利之 MINE, TOSHIYUKI
IPC分类号： H01L
CPC分类号： H01L27/115 , H01L27/11 , H01L27/11517 , H01L27/1203 , H01L29/41783 , H01L29/78
摘要：本發明係於增益胞(gain cell)構造之記憶胞實現安定之讀出動作。本發明構成一種寫入電晶體Qw,其具有:源極2及汲極3,其係形成於絕緣層6上;通道4,其係形成於絕緣層6上之源極2與汲極3間,且包含半導體;及閘極1,其係形成於絕緣層6之上部之源極2與汲極3間,經由閘極絕緣膜5而與通道4電性地絕緣,且控制通道4之電位。通道4係於源極2及汲極3之側面,與源極2及汲極3電性地連接。
简体摘要：本发明系于增益胞(gain cell)构造之记忆胞实现安定之读出动作。本发明构成一种写入晶体管Qw,其具有:源极2及汲极3,其系形成于绝缘层6上;信道4,其系形成于绝缘层6上之源极2与汲极3间,且包含半导体;及闸极1,其系形成于绝缘层6之上部之源极2与汲极3间,经由闸极绝缘膜5而与信道4电性地绝缘,且控制信道4之电位。信道4系于源极2及汲极3之侧面,与源极2及汲极3电性地连接。

77. 发明专利

TW200715571A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW200715571A
公开(公告)日：2007-04-16
申请号：TW095130826
申请日：2006-08-22
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：岡保志 , 志波和佳
IPC分类号： H01L
CPC分类号： H01L27/115 , G11C16/0433 , H01L27/11521 , H01L27/11558
摘要：本發明提供一種半導體裝置,於非揮發性記憶胞的資料寫入及抹除用元件中,藉由通道整體之FN穿隧電流而覆寫資料。於快閃記憶體形成區域之半導體基板1S之n型嵌入井DNW內,在相互隔離之狀態而設有p型井HPW1~HPW3,且於該等井HPW1~HPW3中,分別配置有電容部C、資料寫入‧抹除用電容部CWE以及資料讀出用MIS‧FETQR。於資料寫入‧抹除用電容部CWE中,藉由通道整體之FN穿隧電流而進行資料之覆寫(寫入及抹除)。
简体摘要：本发明提供一种半导体设备,于非挥发性记忆胞的数据写入及抹除用组件中,借由信道整体之FN穿隧电流而覆写数据。于闪存形成区域之半导体基板1S之n型嵌入井DNW内,在相互隔离之状态而设有p型井HPW1~HPW3,且于该等井HPW1~HPW3中,分别配置有电容部C、数据写入‧抹除用电容部CWE以及数据读出用MIS‧FETQR。于数据写入‧抹除用电容部CWE中,借由信道整体之FN穿隧电流而进行数据之覆写(写入及抹除)。

78. 发明专利

TW200715559A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW200715559A
公开(公告)日：2007-04-16
申请号：TW095125378
申请日：2006-07-12
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：吉住圭一 , 桶口和久 , 中地孝行 , 絞纈政巳 , 安岡秀記
IPC分类号： H01L
CPC分类号： H01L27/0629 , H01L21/823462 , H01L21/823857 , H01L28/20 , H01L28/40
摘要：本發明目的在於提供一種技術,其不會引起伴隨於虛主動區域之配置之晶片面積增大,並使半導體基板之表面平坦性提高。其解決手段在於:於主動區域之n型埋入層3之上側部分,形成具有厚的膜厚之高耐壓MISFET之閘極絕緣膜7,於該閘極絕緣膜7之上側部分,形成內部電路之電阻元件IR。藉由於n型埋入層3與電阻元件IR之間嵌插厚的閘極絕緣膜7,構成於基板1(n型埋入層3)與電阻元件IR之間形成之耦合電容降低之構造。
简体摘要：本发明目的在于提供一种技术,其不会引起伴随于虚主动区域之配置之芯片面积增大,并使半导体基板之表面平坦性提高。其解决手段在于:于主动区域之n型埋入层3之上侧部分,形成具有厚的膜厚之高耐压MISFET之闸极绝缘膜7,于该闸极绝缘膜7之上侧部分,形成内部电路之电阻组件IR。借由于n型埋入层3与电阻组件IR之间嵌插厚的闸极绝缘膜7,构成于基板1(n型埋入层3)与电阻组件IR之间形成之耦合电容降低之构造。

79. 发明专利

TWI276820B 介面電路 INTERFACE CIRCUIT 失效
简体标题：界面电路 INTERFACE CIRCUIT
公开(公告)号：TWI276820B
公开(公告)日：2007-03-21
申请号：TW092116234
申请日：2003-06-16
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：杉本勝 MASARU SUGIMOTO , 船倉輝彥 TERUHIKO FUNAKURA , 長澤秀和 HIDEKAZU NAGASAWA
IPC分类号： G01R
CPC分类号： G01R31/31926 , G01R31/31924
摘要：本發明之介面電路(20)，係具備n個緩衝電路(23.1～23.n)；及，開關群(22、23.1～23.n、24.1～24.n、25.1～25.n)，其在從測試器(1)將信號供給n個DUT(27.1～27.n)的情況，連接測試器(1)的外部接腳(14)與n個緩衝電路(23.1～23.n)的輸入節點，同時，將n個緩衝電路(23.1～23.n)的輸出節點分別連接於n個DUT(27.1～27.n)，而在測定n個DUT(27.1～27.n)的電壓-電流特性的情況，依每一指定時間順序將n個DUT(27.1～27.n)連接於測試器(1)的外部接腳(14)。藉此，可將測試器(1)的同測數設為n倍，可實現測試成本的減低化及測試精度的提升。
简体摘要：本发明之界面电路(20)，系具备n个缓冲电路(23.1～23.n)；及，开关群(22、23.1～23.n、24.1～24.n、25.1～25.n)，其在从测试器(1)将信号供给n个DUT(27.1～27.n)的情况，连接测试器(1)的外部接脚(14)与n个缓冲电路(23.1～23.n)的输入节点，同时，将n个缓冲电路(23.1～23.n)的输出节点分别连接于n个DUT(27.1～27.n)，而在测定n个DUT(27.1～27.n)的电压-电流特性的情况，依每一指定时间顺序将n个DUT(27.1～27.n)连接于测试器(1)的外部接脚(14)。借此，可将测试器(1)的同测数设为n倍，可实现测试成本的减低化及测试精度的提升。

80. 发明专利

TW200710864A 半導體裝置 SEMICONDUCTOR DEVICE 失效
简体标题：半导体设备 SEMICONDUCTOR DEVICE
公开(公告)号：TW200710864A
公开(公告)日：2007-03-16
申请号：TW095127700
申请日：2006-07-28
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：宮西篤史 MIYANISHI, ATSUSHI
IPC分类号： G11C
CPC分类号： G11C8/16 , G11C7/1006 , G11C11/412 , G11C2207/108
摘要：本發明係在輸入埠與輸出埠分離,且具備具有旁路功能的半導體記憶部之半導體裝置中提供可使佈局構造簡化之技術。本發明係在作為半導體裝置的半導體記憶部所使用之半導體記憶裝置(100)中,輸出緩衝器電路(6)係於旁路模式時,將藉由從輸入緩衝器電路(5)延伸至輸出緩衝器電路(6)之旁路線傳達的輸入資料D【n-1:0】輸出到輸出埠OUT0至OUTn-1。在半導體記憶裝置(100)之佈局構造中,在俯視時,記憶胞陣列(1)係由輸入緩衝器電路(5)以及輸出緩衝器電路(6)所夾介而配置,旁路線係通過記憶胞陣列(1)間而配置。
简体摘要：本发明系在输入端口与输出端口分离,且具备具有旁路功能的半导体记忆部之半导体设备中提供可使布局构造简化之技术。本发明系在作为半导体设备的半导体记忆部所使用之半导体记忆设备(100)中,输出缓冲器电路(6)系于旁路模式时,将借由从输入缓冲器电路(5)延伸至输出缓冲器电路(6)之旁路线传达的输入数据D【n-1:0】输出到输出端口OUT0至OUTn-1。在半导体记忆设备(100)之布局构造中,在俯视时,记忆胞数组(1)系由输入缓冲器电路(5)以及输出缓冲器电路(6)所夹介而配置,旁路线系通过记忆胞数组(1)间而配置。

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