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51. 发明专利

TWI282983B 半導體記憶體 SEMICONDUCTOR MEMORY 有权
简体标题：半导体内存 SEMICONDUCTOR MEMORY
公开(公告)号：TWI282983B
公开(公告)日：2007-06-21
申请号：TW093136354
申请日：2004-11-25
申请人：富士通股份有限公司 FUJITSU LIMITED
发明人：池田仁史 IKEDA, HITOSHI
IPC分类号： G11C
CPC分类号： G11C8/18 , G11C7/225 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C2207/2227 , G11C2211/4067
摘要：閂鎖信號產生器與藉由延遲晶片允許信號來獲得之延遲晶片允許信號受致動的時序中之一稍後時序、以及時鐘信號之變遷時序同步地，產生一閂鎖信號。閂鎖電路會與該閂鎖信號同步地閂鎖由信號輸入緩衝器接收之輸入信號。藉由根據輸入信號相對於該時鐘信號之設定時間來改變該閂鎖信號產生的時序，即可降低待命電流並防止由該輸入信號之不當閂鎖造成的半導體記憶體失靈。
简体摘要：闩锁信号产生器与借由延迟芯片允许信号来获得之延迟芯片允许信号受致动的时序中之一稍后时序、以及时钟信号之变迁时序同步地，产生一闩锁信号。闩锁电路会与该闩锁信号同步地闩锁由信号输入缓冲器接收之输入信号。借由根据输入信号相对于该时钟信号之设置时间来改变该闩锁信号产生的时序，即可降低待命电流并防止由该输入信号之不当闩锁造成的半导体内存失灵。

52. 发明专利

TW490565B 半導體積體電路裝置失效
简体标题：半导体集成电路设备
公开(公告)号：TW490565B
公开(公告)日：2002-06-11
申请号：TW089105508
申请日：2000-03-24
申请人：富士通股份有限公司
发明人：原浩太 , 富田浩由 , 篠崎直治
IPC分类号： G11C , G01R
CPC分类号： G11C7/1084 , G11C7/1051 , G11C7/106 , G11C7/1069 , G11C7/109 , G11C7/22 , G11C7/225
摘要：一種半導體積體電路裝置包括一接收一時鐘訊號的時鐘緩衝器電路、一接收一資料訊號的資料緩衝器電路、一根據來自該時鐘緩衝器電路之時鐘訊號來將資料訊號從該資料緩衝器電路輸出的輸出電路、及一調整該時鐘訊號與資料訊號之時序的調整電路。
简体摘要：一种半导体集成电路设备包括一接收一时钟信号的时钟缓冲器电路、一接收一数据信号的数据缓冲器电路、一根据来自该时钟缓冲器电路之时钟信号来将数据信号从该数据缓冲器电路输出的输出电路、及一调整该时钟信号与数据信号之时序的调整电路。

53. 发明专利

TW477981B 半導體記憶體所用之輸入初級電路有权
简体标题：半导体内存所用之输入初级电路
公开(公告)号：TW477981B
公开(公告)日：2002-03-01
申请号：TW089114183
申请日：2000-07-15
申请人：日本電氣股份有限公司
发明人：勝久卓治
IPC分类号： G11C
CPC分类号： G11C7/225 , G11C7/22
摘要：一種用於半導體記億體之輸人初級電路包含一個用來接收外部時脈以產生內部時脈的輸入初級電路以及一個以該內部時脈為基礎而操作的內部電路，讓輸入初級電路包括：一個第一反相器，係用來接收外部時脈以產生內部時脈；一個第二反相器，係用來接收該第一反相器的輸出；以及一個切換電晶體，其含有一個用來接收測試模式信號的控制電極以及一個連接於該第二反相器的輸出端與該第一反相器的輸入端之間的主電流路徑。吾人會打開議切換機制以回應該測試模式信號而使該第二反相器的輸出端連接到該第一反相器的輸入端上。以這種配置，即使在測試期間所施加之該外部時脈的電壓躍遷是比在該半導體記億體的正常作業中所施加之該外部時脈的電壓躍遷更慢，該輸入初級電路仍然能夠產生一個能夠正確地反映該輸入時脈之變化的內部信號。
简体摘要：一种用于半导体记亿体之输人初级电路包含一个用来接收外部时脉以产生内部时脉的输入初级电路以及一个以该内部时脉为基础而操作的内部电路，让输入初级电路包括：一个第一反相器，系用来接收外部时脉以产生内部时脉；一个第二反相器，系用来接收该第一反相器的输出；以及一个切换晶体管，其含有一个用来接收测试模式信号的控制电极以及一个连接于该第二反相器的输出端与该第一反相器的输入端之间的主电流路径。吾人会打开议切换机制以回应该测试模式信号而使该第二反相器的输出端连接到该第一反相器的输入端上。以这种配置，即使在测试期间所施加之该外部时脉的电压跃迁是比在该半导体记亿体的正常作业中所施加之该外部时脉的电压跃迁更慢，该输入初级电路仍然能够产生一个能够正确地反映该输入时脉之变化的内部信号。

54. 发明专利

TW425550B 可自待命狀態加速存取的半導體記憶裝置失效
简体标题：可自待命状态加速存取的半导体记忆设备
公开(公告)号：TW425550B
公开(公告)日：2001-03-11
申请号：TW088108300
申请日：1999-05-20
申请人：夏普股份有限公司
发明人：森川佳直
IPC分类号： G11C
CPC分类号： G11C7/225 , G11C7/22 , G11C2207/2227
摘要：一種在半導體記憶裝置中，於CE存取階段的一存取操作係藉由產生一參考脈衝CLK_NEW執行，該參考脈衝係藉由連接至一CE輸入電路(5)之輸出的一CE變換偵測電路(6)，經由CE信號變化偵測所產生的一信號(節點A)。由連接至一位址輸入電路(l)的輸出因應於一位址信號變化的 ATD電路(2)所產生的ATD信號(節點D)係在CEa信號隨著該CE信號變化於輸入每個位址輸入電路(l)之後，不會提供該參考脈衝CLK_NEW的產生。對於此理由，在CE存取階段的該參考脈衝所產生的時序與脈衝寬度不會在位址存取階段改變，而且可免除只在CE存取階段的存取時間落後，該落後可在先前技藝例子中看出。在位址存取階段,由連接至該位址輸入電路(1)輸出而響應該位址信號變化的該 ATD電路（2）所產生之信號(節點Ｄ)不會在CE存取階段提供該參考信號，相反地，在該位址存取階段能變成有效提供該參考脈衝CLK_ NEW的產生，藉使一ＣＥ存取時間可避免落後一位址存取時間。
简体摘要：一种在半导体记忆设备中，于CE存取阶段的一存取操作系借由产生一参考脉冲CLK_NEW运行，该参考脉冲系借由连接至一CE输入电路(5)之输出的一CE变换侦测电路(6)，经由CE信号变化侦测所产生的一信号(节点A)。由连接至一位址输入电路(l)的输出因应于一位址信号变化的 ATD电路(2)所产生的ATD信号(节点D)系在CEa信号随着该CE信号变化于输入每个位址输入电路(l)之后，不会提供该参考脉冲CLK_NEW的产生。对于此理由，在CE存取阶段的该参考脉冲所产生的时序与脉冲宽度不会在位址存取阶段改变，而且可免除只在CE存取阶段的存取时间落后，该落后可在先前技艺例子中看出。在位址存取阶段,由连接至该位址输入电路(1)输出而响应该位址信号变化的该 ATD电路（2）所产生之信号(节点Ｄ)不会在CE存取阶段提供该参考信号，相反地，在该位址存取阶段能变成有效提供该参考脉冲CLK_ NEW的产生，藉使一ＣＥ存取时间可避免落后一位址存取时间。

55. 发明专利

TW420905B 時鐘監視器電路及同步式半導體記憶體裝置有权
简体标题：时钟监视器电路及同步式半导体内存设备
公开(公告)号：TW420905B
公开(公告)日：2001-02-01
申请号：TW087119178
申请日：1998-11-19
申请人：三星電子股份有限公司
发明人：金銀哲 , 權國煥
IPC分类号： H03K
CPC分类号： G11C7/225 , G11C7/22 , G11C7/222 , G11C2207/2227 , H03K5/13 , H03K5/15 , H03K5/19
摘要：提供一時鐘監視器電路，其可與時鐘信號的周期無關地，監視時鐘信號是否被輸入。
具備:
第l、第2延遲及時鐘信號產生電路10、2O，產生第l、第2信號，該第l、第2信號係各輸入在停止時固定於低電平的時鐘信號及反轉時鐘信號，使其只延遲特定時間，雙方不會同時成為低電平者；及
邏輯和電路30，計算該等第l、第2信號的邏輯和，產生停止時鐘信號。
简体摘要：提供一时钟监视器电路，其可与时钟信号的周期无关地，监视时钟信号是否被输入。具备: 第l、第2延迟及时钟信号产生电路10、2O，产生第l、第2信号，该第l、第2信号系各输入在停止时固定于低电平的时钟信号及反转时钟信号，使其只延迟特定时间，双方不会同时成为低电平者；及逻辑和电路30，计算该等第l、第2信号的逻辑和，产生停止时钟信号。

56. 发明专利

TW417250B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW417250B
公开(公告)日：2001-01-01
申请号：TW088111940
申请日：1999-07-14
申请人：富士通股份有限公司
发明人：神田達哉 , 富田浩由
IPC分类号： H01L , G11C
CPC分类号： G11C7/225 , G11C7/1072 , G11C7/1078 , G11C7/22
摘要：一種半導體積體電路，包含用以產生內部時鐘的內部時鐘產生電路與正反器電路，該正反器電路具有n個經由切換電路串接的閂電路，該等切換電路之切換操作與內部時鐘同步，其中n等於或大於2。初始化控制電路可在電源開啟後提供初始化信號至正反器，使ｎ個閂鎖電路中的第一個閂鎖電路被初始化。初始化控制電路使內部時鐘產生電路在預定期間產生內部時鐘，以將第二至第ｎ個閂鎖電路依序初始化。
简体摘要：一种半导体集成电路，包含用以产生内部时钟的内部时钟产生电路与正反器电路，该正反器电路具有n个经由切换电路串接的闩电路，该等切换电路之切换操作与内部时钟同步，其中n等于或大于2。初始化控制电路可在电源打开后提供初始化信号至正反器，使ｎ个闩锁电路中的第一个闩锁电路被初始化。初始化控制电路使内部时钟产生电路在预定期间产生内部时钟，以将第二至第ｎ个闩锁电路依序初始化。

57. 发明专利

TW367654B 使用互補時鐘之半導體元件及其所用信號輸入狀態檢測電路失效
简体标题：使用互补时钟之半导体组件及其所用信号输入状态检测电路
公开(公告)号：TW367654B
公开(公告)日：1999-08-21
申请号：TW086113975
申请日：1997-09-25
申请人：富士通股份有限公司
发明人：田口真男 , 松崎康郎 , 富田浩由
IPC分类号： H03K
CPC分类号： H03L7/0805 , G11C7/22 , G11C7/222 , G11C7/225 , H03K5/135 , H03K5/151 , H03K2005/00234 , H03L7/0814
摘要：公開一種半導體元件，用以從外部時鐘產生彼此互補的第一及第二內部時鐘並且可供使用互補時鐘之型的系統以及於內部產生180°相位時鐘之型的系統使用。第一時鐘輸入電路(緩衝器)被供應第一外部時鐘並且輸出第一內部時鐘。第二時鐘輸入電路(緩衝器)被供應和第一外部時鐘互補的第二外部時鐘並且輸出第二時鐘。1/2相位時鐘產生電路產生了180°反相於第一內部時鐘的1/2相位偏移信號。第二外部時鐘狀態檢測電路判斷第二外部時鐘是否被輸入至第二時鐘輸入緩衝器。依照第二外部時鐘狀態檢測電路的判斷，操作一開關去於第二外部時鐘被輸入時產生第二時鐘當做第二內部時鐘並且於第二外部時鐘未被輸入時產生1/2相位偏移信號當做第二內部時鐘。
简体摘要：公开一种半导体组件，用以从外部时钟产生彼此互补的第一及第二内部时钟并且可供使用互补时钟之型的系统以及于内部产生180°相位时钟之型的系统使用。第一时钟输入电路(缓冲器)被供应第一外部时钟并且输出第一内部时钟。第二时钟输入电路(缓冲器)被供应和第一外部时钟互补的第二外部时钟并且输出第二时钟。1/2相位时钟产生电路产生了180°反相于第一内部时钟的1/2相位偏移信号。第二外部时钟状态检测电路判断第二外部时钟是否被输入至第二时钟输入缓冲器。依照第二外部时钟状态检测电路的判断，操作一开关去于第二外部时钟被输入时产生第二时钟当做第二内部时钟并且于第二外部时钟未被输入时产生1/2相位偏移信号当做第二内部时钟。

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