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31. 发明专利

TWI258695B 藉由硬體偵察鍵串之預測執行碼而產生預存取 GENERATING PREFETCHES BY SPECULATIVELY EXECUTING CODE THROUGH HARDWARE SCOUT THREADING 失效
简体标题：借由硬件侦察键串之预测运行码而产生预存取 GENERATING PREFETCHES BY SPECULATIVELY EXECUTING CODE THROUGH HARDWARE SCOUT THREADING
公开(公告)号：TWI258695B
公开(公告)日：2006-07-21
申请号：TW092136554
申请日：2003-12-23
申请人：陽光微電腦系統有限公司 SUN MICROSYSTEMS, INC.
发明人：薩蘭德邱吉 CHAUDHRY, SHAILENDER , 馬可川布雷 TREMBLAY, MARC
IPC分类号： G06F
CPC分类号： G06F9/3861 , G06F9/30116 , G06F9/383 , G06F9/3842 , G06F9/3851
摘要：本發明之一實施例提供一種系統，此在停止期間中經由稱為"硬體偵察穿線"，由推測性執行程式產生預提取。該系統由處理器內執行程式開始。於遇到停正時，系統自停止點推測性執行該程式，而不付託推測性執行之結果於處理器之建構狀態。如系統在推測性執行期間中遇到一記憶器參考，系統決定是否可決定記憶器參考之目標位址。如為如此，則系統發出一預提取給該記憶器參考，以裝載記憶器參考之一快取線於處理器內之快取記憶器中。
简体摘要：本发明之一实施例提供一种系统，此在停止期间中经由称为"硬件侦察穿线"，由推测性运行进程产生预提取。该系统由处理器内运行进程开始。于遇到停正时，系统自停止点推测性运行该进程，而不付托推测性运行之结果于处理器之建构状态。如系统在推测性运行期间中遇到一记忆器参考，系统决定是否可决定记忆器参考之目标位址。如为如此，则系统发出一预提取给该记忆器参考，以装载记忆器参考之一缓存线于处理器内之缓存记忆器中。

32. 发明专利

TW200608199A 臨界區段可用性 CRITICAL SECTION AVAILABILITY 审中-公开
简体标题：临界区段可用性 CRITICAL SECTION AVAILABILITY
公开(公告)号：TW200608199A
公开(公告)日：2006-03-01
申请号：TW094116878
申请日：2005-05-24
申请人：惠普研發公司 HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人：蓋普亞倫H. KARP, ALAN H.
IPC分类号： G06F
CPC分类号： G06F9/3842 , G06F9/3851 , G06F9/52 , G06F9/526
摘要：根據一與一位址表項目及一推理指令相關之狀態來決定一臨界區段之可用性。
简体摘要：根据一与一位址表项目及一推理指令相关之状态来决定一临界区段之可用性。

33. 发明专利

TW563065B 根據在資料處理系統中推測的L2快取命中而最佳地發出依附指令的方法及系統失效
简体标题：根据在数据处理系统中推测的L2缓存命中而最佳地发出依附指令的方法及系统
公开(公告)号：TW563065B
公开(公告)日：2003-11-21
申请号：TW089104871
申请日：2000-03-17
申请人：萬國商業機器公司
发明人：羅伯特艾倫卡格諾尼 , 布魯斯約瑟夫隆奇堤 , 大衛詹姆斯希皮 , 賴利愛德華賴特崔
IPC分类号： G06F
CPC分类号： G06F9/383 , G06F9/3842
摘要：揭露在一資料處理系統中，一種用以最佳地發出與一第一指令有關之指令的方法。此處理系統包括一主要和次要快取記憶體。此方法和系統包含推測地指示在一次要快取中第一指令的一命中，並發行那些從屬指令。此方法和系統包括決定第一指令是否在次要快取當中。此方法和系統進一步包括，當指令在次要快取當中時，從次要快取提供與第一指令有關的資料到主要快取。依照本發明的一種方法和系統，引起產生從屬性(例如一載入指令)的指令至預先發訊通知一發行佇列(其負責發行解決了衝突的指令)，指令將在一預定數目的週期中完成。在一具體實施例中，一核心介面單元(CIU)將發訊通知一執行單元例如載入儲存單元(LSU)，已假設指令將在L2快取中命中。一發行佇列使用此訊號在一最佳時間發行從屬的指令。如果指令在 L2快取中未命中，快取階層架構造成那些指令被放棄，並在資料可取得時重新執行。
简体摘要：揭露在一数据处理系统中，一种用以最佳地发出与一第一指令有关之指令的方法。此处理系统包括一主要和次要高速缓存。此方法和系统包含推测地指示在一次要缓存中第一指令的一命中，并发行那些从属指令。此方法和系统包括决定第一指令是否在次要缓存当中。此方法和系统进一步包括，当指令在次要缓存当中时，从次要缓存提供与第一指令有关的数据到主要缓存。依照本发明的一种方法和系统，引起产生从属性(例如一加载指令)的指令至预先发讯通知一发行队列(其负责发行解决了冲突的指令)，指令将在一预定数目的周期中完成。在一具体实施例中，一内核界面单元(CIU)将发讯通知一运行单元例如加载存储单元(LSU)，已假设指令将在L2缓存中命中。一发行队列使用此信号在一最佳时间发行从属的指令。如果指令在 L2缓存中未命中，缓存阶层架构造成那些指令被放弃，并在数据可取得时重新运行。

34. 发明专利

TW523712B 附有由第二預測裝置依據分支指令類型進行之選擇性覆蓋的假想分支目標位址快取記憶體有权
简体标题：附有由第二预测设备依据分支指令类型进行之选择性覆盖的假想分支目标位址高速缓存
公开(公告)号：TW523712B
公开(公告)日：2003-03-11
申请号：TW090132648
申请日：2001-12-28
申请人：智慧第一公司
发明人：葛蘭亨利 , 湯瑪斯麥當勞
IPC分类号： G06F
CPC分类号： G06F9/3842 , G06F9/3848
摘要：一種具有一主要 (primary)預測裝置與一次要
(secondary)預測裝置之分支預測裝置，該次要預測裝置依據所解碼分支指令的類型選擇性地覆蓋該主要預測裝置。主要預測裝置中之分支目標位址快取記憶體在解碼指令前，依據一指令快取記憶體之提取位址假想地預測一分支目標位址與方向，若該假想方向預測會被採行，處理器即分支至該假想目標位址。在管線中稍後，解碼邏輯解碼指令並確定分支指令類型，像是分支指令是否為條件分支、返回指令、程式計數器相關類型的分支、間接分支等等。依照分支的類型，若主要與次要預測不相吻合，處理器即根據次要預測進行分支，而覆蓋掉根據主要預測所採行之分支。
简体摘要：一种具有一主要 (primary)预测设备与一次要 (secondary)预测设备之分支预测设备，该次要预测设备依据所译码分支指令的类型选择性地覆盖该主要预测设备。主要预测设备中之分支目标位址高速缓存在译码指令前，依据一指令高速缓存之提取位址假想地预测一分支目标位址与方向，若该假想方向预测会被采行，处理器即分支至该假想目标位址。在管线中稍后，译码逻辑译码指令并确定分支指令类型，像是分支指令是否为条件分支、返回指令、进程计数器相关类型的分支、间接分支等等。依照分支的类型，若主要与次要预测不相吻合，处理器即根据次要预测进行分支，而覆盖掉根据主要预测所采行之分支。

35. 发明专利

TW475148B 處理器架構之分支指令失效
简体标题：处理器架构之分支指令
公开(公告)号：TW475148B
公开(公告)日：2002-02-01
申请号：TW089117904
申请日：2000-10-18
申请人：英特爾公司
发明人：吉爾柏特沃而李奇 , 馬休 J 艾迪列特 , 威廉惠勒 , 黛博拉伯恩斯坦 , 唐諾胡珀
IPC分类号： G06F
CPC分类号： G06F9/30018 , G06F9/3004 , G06F9/30058 , G06F9/30087 , G06F9/30145 , G06F9/30167 , G06F9/321 , G06F9/3834 , G06F9/3842 , G06F9/3851
摘要：本發明揭示一種方法，處理器，及資料處理系統，用以致能最多指令發出，而不需考慮是否出現要求多重更名暫存器之複雜指令。該方法包括從一第一重定序緩衝器中配置一第一更名暫存器，用以儲存一第一暫存器中受該複雜指令影響之內容。然後，從一第二重定序緩衝器中配置一第二更名暫存器，用以儲存一第二暫存器中受該複雜指令影響之內容。於一具體實施例中，該第一重定序緩衝器支援每週期中最大配置數目，其使用第二重定序緩衝器配置第二暫存器，以防止複雜指令於第一重定序緩衝器中要求多重配置槽。該方法可進一步包括發出一第二指令，其與該第二重定序緩衝器中所配置的一暫存器相依。於一具體實施例中，將重定序緩衝器資訊與該第二指令相結合，其中該重定序緩衝器資訊用以指示該第二指令與第二重定序緩衝器中所配置的一暫存器相依，因而於後續發出第二指令時，得以使用該重定序緩衝器資訊限制發出單元僅檢查該第二重定序緩衝器，以維持相依性。
简体摘要：本发明揭示一种方法，处理器，及数据处理系统，用以致能最多指令发出，而不需考虑是否出现要求多重更名寄存器之复杂指令。该方法包括从一第一重定序缓冲器中配置一第一更名寄存器，用以存储一第一寄存器中受该复杂指令影响之内容。然后，从一第二重定序缓冲器中配置一第二更名寄存器，用以存储一第二寄存器中受该复杂指令影响之内容。于一具体实施例中，该第一重定序缓冲器支持每周期中最大配置数目，其使用第二重定序缓冲器配置第二寄存器，以防止复杂指令于第一重定序缓冲器中要求多重配置槽。该方法可进一步包括发出一第二指令，其与该第二重定序缓冲器中所配置的一寄存器相依。于一具体实施例中，将重定序缓冲器信息与该第二指令相结合，其中该重定序缓冲器信息用以指示该第二指令与第二重定序缓冲器中所配置的一寄存器相依，因而于后续发出第二指令时，得以使用该重定序缓冲器信息限制发出单元仅检查该第二重定序缓冲器，以维持相依性。

36. 发明专利

TW360848B 儲存指令之結果的發送失效
简体标题：存储指令之结果的发送
公开(公告)号：TW360848B
公开(公告)日：1999-06-11
申请号：TW086114953
申请日：1997-10-13
申请人：萬國商業機器公司
发明人：史帝芬W.懷特 , 約翰S.慕依許 , 庫特A.費司特 , 賴利E.佘契爾
IPC分类号： G06F
CPC分类号： G06F9/3816 , G06F9/30079 , G06F9/3824 , G06F9/3826 , G06F9/3834 , G06F9/384 , G06F9/3842 , G06F9/3855 , G06F9/3863
摘要：在一種建構載入和儲存指令之"不按順序"(out-of-order)分派及執行的超純量處理器(Superscalar processor)中，當一儲存指令已經被轉換(translated)時，就將一載入指令的載入位址範圍包含在儲存指令的位址範圍內，而與儲存指令有關聯的資料是可供利用的，然後再將與儲存指令有關聯的資料轉遞(forwarded)到載入指令，使得：載入指令在不必被停止(stalled)或清除(flushed)下可能繼續執行。
简体摘要：在一种建构加载和存储指令之"不按顺序"(out-of-order)分派及运行的超纯量处理器(Superscalar processor)中，当一存储指令已经被转换(translated)时，就将一加载指令的加载位址范围包含在存储指令的位址范围内，而与存储指令有关联的数据是可供利用的，然后再将与存储指令有关联的数据转递(forwarded)到加载指令，使得：加载指令在不必被停止(stalled)或清除(flushed)下可能继续运行。

37. 发明专利

TW300977B 非常長的指令字組程式之目的碼相容表示法失效
简体标题：非常长的指令字组进程之目标代码兼容表示法
公开(公告)号：TW300977B
公开(公告)日：1997-03-21
申请号：TW085103030
申请日：1996-03-13
申请人：萬國商業機器公司
发明人：賈米.H.摩倫諾
IPC分类号： G06F
CPC分类号： G06F8/445 , G06F9/3836 , G06F9/3842 , G06F9/3853 , G06F9/3855 , G06F9/3857 , G06F9/3885
摘要：於具有不同組織之VLIW處理器中提供目的碼相容。目的碼也可由循序處理器執行，因此提供具數值與超數值處理器之相容性。設置一機構，其允許以一無關實施之方式表示VLIW程式。此機構依賴指令快取記憶體(I-快取記憶體）重載／存取邏輯，其將實施相關之特徵併入－VLIW程式。依此，於主記憶體中以一無關實施之方式表示程式（即不反映其執行的處理器之組織），將特定實施觀點導入作為指令快取記憶體重載／擷取過程之一部分，並保留指令分配邏輯之簡潔，其係VLIW處理器之特徵。此允許於具有不同組織之VLIW處理器中具有目的碼相容性。達成此目標之方法係藉由分解該過程成為在I-快取記憶體重載時間執行之工作，及在I-快取記憶體存取時間執行之工作，且需要簡單邏輯以執行該翻譯。最後之VLIW可從其中任何運算開始執行（如可能將其分支），而在主記憶體與I-快取記憶體間之基本運算中有一至一對應。此外提供一架構以產生（編譯）碼，其利用VLIW處理器之平行執行特徵（平行碼），其也可由一循序處理器執行。
樹指令已被提出作為電腦系統中表示指令層平行之合適機構，而且在具有改變平行能加之處理器實施中達成目的碼相容，但是隨意樹指令之執行仍存在未解決之間題。本發明提供一種機構與一種方法，藉由根據－VLIW處理器之電腦系統以翻譯樹指令。本發明提供在系統內之不同層表示樹指令之格式；用以轉換這些格式之裝置；及用於樹指令中解碼及執行多路分支之裝置。
简体摘要：于具有不同组织之VLIW处理器中提供目标代码兼容。目标代码也可由循序处理器运行，因此提供具数值与超数值处理器之兼容性。设置一机构，其允许以一无关实施之方式表示VLIW进程。此机构依赖指令高速缓存(I-高速缓存）重载／存取逻辑，其将实施相关之特征并入－VLIW进程。依此，于主内存中以一无关实施之方式表示进程（即不反映其运行的处理器之组织），将特定实施观点导入作为指令高速缓存重载／截取过程之一部分，并保留指令分配逻辑之简洁，其系VLIW处理器之特征。此允许于具有不同组织之VLIW处理器中具有目标代码兼容性。达成此目标之方法系借由分解该过程成为在I-高速缓存重载时间运行之工作，及在I-高速缓存存取时间运行之工作，且需要简单逻辑以运行该翻译。最后之VLIW可从其中任何运算开始运行（如可能将其分支），而在主内存与I-高速缓存间之基本运算中有一至一对应。此外提供一架构以产生（编译）码，其利用VLIW处理器之平行运行特征（平行码），其也可由一循序处理器运行。树指令已被提出作为电脑系统中表示指令层平行之合适机构，而且在具有改变平行能加之处理器实施中达成目标代码兼容，但是随意树指令之运行仍存在未解决之间题。本发明提供一种机构与一种方法，借由根据－VLIW处理器之电脑系统以翻译树指令。本发明提供在系统内之不同层表示树指令之格式；用以转换这些格式之设备；及用于树指令中译码及运行多路分支之设备。

38. 发明专利

TW201814502A 使用在一以處理器為基礎的系統中融合之處理器核心執行分佈式分支預測审中-公开
简体标题：使用在一以处理器为基础的系统中融合之处理器内核运行分布式分支预测
公开(公告)号：TW201814502A
公开(公告)日：2018-04-16
申请号：TW106127872
申请日：2017-08-17
申请人：美商高通公司 , QUALCOMM INCORPORATED
发明人：克麗莎娜安妮爾 , KRISHNA, ANIL , 寇芬尼提納瑞許維吉納瑞迪 , KOTHINTI NARESH, VIGNYAN REDDY , 懷特格雷戈里麥可 , WRIGHT, GREGORY MICHAEL
IPC分类号： G06F9/28
CPC分类号： G06F9/3806 , G06F9/3842 , G06F12/0851 , G06F12/0875 , G06F2212/452
摘要：本發明揭示使用在以處理器為基礎的系統中融合之處理器核心執行分佈式分支預測。在一個態樣中，提供一種分佈式分支預測器作為支援核心融合之複數個處理器核心。每一處理器核心經組態以自該等處理器核心中之另一者(或自其自身)接收一程式識別符，產生一後續預測程式識別符，及將該預測程式識別符(且視情況將一全域歷史指示符)轉遞至負責處置下一預測之適當處理器核心。該處理器核心亦提取用於該接收程式識別符之一標頭及/或一或多個指令，且將該標頭及/或該一或多個指令發送至該適當處理器核心以供執行。該處理器核心亦判定將處置該預測程式識別符之執行之處理器核心，且將彼資訊發送至作為一指令窗追蹤器而接收到該預測程式識別符之處理器核心。
简体摘要：本发明揭示使用在以处理器为基础的系统中融合之处理器内核运行分布式分支预测。在一个态样中，提供一种分布式分支预测器作为支持内核融合之复数个处理器内核。每一处理器内核经组态以自该等处理器内核中之另一者(或自其自身)接收一进程识别符，产生一后续预测进程识别符，及将该预测进程识别符(且视情况将一全域历史指示符)转递至负责处置下一预测之适当处理器内核。该处理器内核亦提取用于该接收进程识别符之一标头及/或一或多个指令，且将该标头及/或该一或多个指令发送至该适当处理器内核以供运行。该处理器内核亦判定将处置该预测进程识别符之运行之处理器内核，且将彼信息发送至作为一指令窗追踪器而接收到该预测进程识别符之处理器内核。

39. 发明专利

TWI559136B 資料處理之方法、記憶體子系統、資料處理系統和設計結構有权
简体标题：数据处理之方法、内存子系统、数据处理系统和设计结构
公开(公告)号：TWI559136B
公开(公告)日：2016-11-21
申请号：TW102129850
申请日：2013-08-20
申请人：萬國商業機器公司 , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：杜德森約翰史帝芬 , DODSON, JOHN STEVEN , 卡格諾尼羅伯特艾倫 , CARGNONI, ROBERT ALAN , 史達凱威廉J , STARKE, WILLIAM J. , 史都切里傑佛瑞A , STUECHELI, JEFFREY A. , 格斯里蓋林 , GUTHRIE, GUY LYNN
IPC分类号： G06F11/28
CPC分类号： G06F9/38 , G06F9/3824 , G06F9/3842 , G06F9/3859 , G06F11/00 , G06F11/006 , G06F11/1048 , G06F12/0897 , G06F13/16

40. 发明专利

TW201621638A 用以改善在處理器中重新執行載入之裝置與方法审中-公开
简体标题：用以改善在处理器中重新运行加载之设备与方法
公开(公告)号：TW201621638A
公开(公告)日：2016-06-16
申请号：TW104138420
申请日：2015-11-20
申请人：上海兆芯集成電路有限公司 , VIA ALLIANCE SEMICONDUCTOR CO., LTD.
发明人：卡爾吉拉德M , COL, GERARD M. , 艾迪柯林 , EDDY, COLIN , 亨利 G 葛蘭 , HENRY, G. GLENN
IPC分类号： G06F9/30 , G06F9/38
CPC分类号： G06F15/80 , G06F9/3824 , G06F9/3834 , G06F9/3842 , G06F9/3861
摘要：一裝置包括了第一保留站和第二保留站。第一保留站派送一第一載入微指令，且若第一載入微指令係複數規定之載入微指令之一者，在匯流排進行偵測和指示。第二保留站在第一載入微指令派送後之第一數量之時脈週期後，派送和第一載入微指令相依之新微指令以進行執行，且若在匯流排上指示了，第一載入微指令係複數規定之載入微指令之一者，第二保留站暫存一或複數新微指令之派送，直到第一載入微指令取得運算元。非核心資源包括熔絲陣列以儲存對應亂序處理器之規定之載入微指令，且在初始化時，亂序處理器存取熔絲陣列以決定規定之載入微指令。
简体摘要：一设备包括了第一保留站和第二保留站。第一保留站派送一第一加载微指令，且若第一加载微指令系复数规定之加载微指令之一者，在总线进行侦测和指示。第二保留站在第一加载微指令派送后之第一数量之时脉周期后，派送和第一加载微指令相依之新微指令以进行运行，且若在总线上指示了，第一加载微指令系复数规定之加载微指令之一者，第二保留站暂存一或复数新微指令之派送，直到第一加载微指令取得算子。非内核资源包括熔丝数组以存储对应乱序处理器之规定之加载微指令，且在初始化时，乱序处理器存取熔丝数组以决定规定之加载微指令。

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