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31. 发明专利

TW200709331A 非揮發記憶細胞及其製造方法 NON-VOLATILE MEMORY CELLS AND METHODS OF MANUFACTURING THE SAME 审中-公开
简体标题：非挥发记忆细胞及其制造方法 NON-VOLATILE MEMORY CELLS AND METHODS OF MANUFACTURING THE SAME
公开(公告)号：TW200709331A
公开(公告)日：2007-03-01
申请号：TW094128118
申请日：2005-08-17
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：何家驊 HO, CHIA HUA , 賴二琨 LAI, ERH KUN , 呂函庭 LUE, HANG TING
IPC分类号： H01L
摘要：形成非揮發性記憶細胞之方法包含:(a)提供一有至少兩源極/汲極區之半導體基材,以及一介電材料沉積於該基材之至少兩源極/汲極區中至少一區上方,其中該介電材料有一裸露表面,且該至少兩源極/汲極區以一有裸露表面之凹槽分離,該凹槽向下延伸至該基材內,直至該至少兩源極/汲極區之下方;(b)形成一電荷捕捉層於該介電材料以及該凹槽之裸露表面上方;以及(c)形成一閘極於該電荷捕捉層上方。
简体摘要：形成非挥发性记忆细胞之方法包含:(a)提供一有至少两源极/汲极区之半导体基材,以及一介电材料沉积于该基材之至少两源极/汲极区中至少一区上方,其中该介电材料有一裸露表面,且该至少两源极/汲极区以一有裸露表面之凹槽分离,该凹槽向下延伸至该基材内,直至该至少两源极/汲极区之下方;(b)形成一电荷捕捉层于该介电材料以及该凹槽之裸露表面上方;以及(c)形成一闸极于该电荷捕捉层上方。

32. 发明专利

TWI267953B 快閃記憶體與其製造方法 FLASH MEMORY AND METHOD FOR MANUFACTURING THEREOF 有权
简体标题：闪存与其制造方法 FLASH MEMORY AND METHOD FOR MANUFACTURING THEREOF
公开(公告)号：TWI267953B
公开(公告)日：2006-12-01
申请号：TW094130641
申请日：2005-09-07
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：何家驊 HO, CHIA HUA , 賴二琨 LAI, ERH KUN
IPC分类号： H01L
摘要：一種快閃記憶體。此快閃記憶體包括位於基底中的第一源極/汲極區及第二源極/汲極區；位於第一源極/汲極區以及第二源極/汲極區間之基底上，並且鄰接於第一源極/汲極區的第一浮置閘極；位於第一源極/汲極區以及第二源極/汲極區間之基底上，並且鄰接於第二源極/汲極區的第二浮置閘極；位於第一浮置閘極及第二浮置閘極間之基底中的淡摻雜區；覆蓋於第一浮置閘極以及第二浮置閘極上的控制閘極。其中第一浮置閘極與第二浮置閘極隔離。此快閃記憶體可以增加記憶密度並降低成本。
简体摘要：一种闪存。此闪存包括位于基底中的第一源极/汲极区及第二源极/汲极区；位于第一源极/汲极区以及第二源极/汲极区间之基底上，并且邻接于第一源极/汲极区的第一浮置闸极；位于第一源极/汲极区以及第二源极/汲极区间之基底上，并且邻接于第二源极/汲极区的第二浮置闸极；位于第一浮置闸极及第二浮置闸极间之基底中的淡掺杂区；覆盖于第一浮置闸极以及第二浮置闸极上的控制闸极。其中第一浮置闸极与第二浮置闸极隔离。此闪存可以增加记忆密度并降低成本。

33. 发明专利

TWI261356B 相變型多位準記憶胞及其操作方法 PHASE-CHANGE MULTI-LEVEL CELL AND OPERATING METHOD THEREOF 有权
简体标题：相变型多位准记忆胞及其操作方法 PHASE-CHANGE MULTI-LEVEL CELL AND OPERATING METHOD THEREOF
公开(公告)号：TWI261356B
公开(公告)日：2006-09-01
申请号：TW094100030
申请日：2005-01-03
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：黃俊仁 HUANG, REN , 賴二琨 LAI, ERH KUN
IPC分类号： H01L
CPC分类号： G11C11/56 , G11C11/5678 , G11C13/0004 , G11C13/003 , G11C2213/78 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144
摘要：一種相變型多位準記憶胞，包括半導體基底、閘極結構、二源/汲極區，以及分別與此二源/汲極區電性連接的二相變儲存單元。其中，任一相變儲存單元可程式化為電阻值相異的多個相態之一，且此二相變儲存單元之相態的多種組合可導致不同的記憶胞電流，而可對應2n個n位元資料值(n≧2)。在程式化此記憶胞時，係分別使二相變儲存單元的相態成為上述多個相態之一，以使該二相變儲存單元之相態組合對應一預定資料值；而在讀取時，則測量流經記憶胞的電流大小，以推知其所儲存的資料值。
简体摘要：一种相变型多位准记忆胞，包括半导体基底、闸极结构、二源/汲极区，以及分别与此二源/汲极区电性连接的二相变存储单元。其中，任一相变存储单元可进程化为电阻值相异的多个相态之一，且此二相变存储单元之相态的多种组合可导致不同的记忆胞电流，而可对应2n个n比特数据值(n≧2)。在进程化此记忆胞时，系分别使二相变存储单元的相态成为上述多个相态之一，以使该二相变存储单元之相态组合对应一预定数据值；而在读取时，则测量流经记忆胞的电流大小，以推知其所存储的数据值。

34. 发明专利

TWI258213B 記憶體元件及其製造方法 MEMORY DEVICE AND METHOD OF FABRICATING THE SAME 有权
简体标题：内存组件及其制造方法 MEMORY DEVICE AND METHOD OF FABRICATING THE SAME
公开(公告)号：TWI258213B
公开(公告)日：2006-07-11
申请号：TW094114855
申请日：2005-05-09
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN , 謝光宇 HSIEH, KUANG YEU , 何家驊 HO, CHIA HUA , 施彥豪 SHIH, YEN HAO , 呂函庭 LUE, HANG TING
IPC分类号： H01L
摘要：一種記憶體元件，是由一基底、隔離結構、字元線、埋入式位元線、間隙壁、導體塊與閘氧化層所構成。其中，隔離結構沿一第一方向設置於基底上，字元線則沿一第二方向橫跨於隔離結構上。再者，有數個間隙壁位於字元線之側壁，而導體塊則位於基底與字元線及間隙壁之間，且導體塊還位於隔離結構之間。此外，閘氧化層是位於基底與各導體塊之間，埋入式位元線則位於隔離結構底下的基底內。由於可藉由字元線及其側壁上的間隙壁使導體塊的寬度增加，同時縮減兩兩導體塊之間的距離，因此可藉此提升記憶胞的電流，進而降低字元線之阻值。
简体摘要：一种内存组件，是由一基底、隔离结构、字符线、埋入式比特线、间隙壁、导体块与闸氧化层所构成。其中，隔离结构沿一第一方向设置于基底上，字符线则沿一第二方向横跨于隔离结构上。再者，有数个间隙壁位于字符线之侧壁，而导体块则位于基底与字符线及间隙壁之间，且导体块还位于隔离结构之间。此外，闸氧化层是位于基底与各导体块之间，埋入式比特线则位于隔离结构底下的基底内。由于可借由字符线及其侧壁上的间隙壁使导体块的宽度增加，同时缩减两两导体块之间的距离，因此可借此提升记忆胞的电流，进而降低字符线之阻值。

35. 发明专利

TWI251261B 半導體元件、儲存元件、儲存單元與儲存元件的操作方法 SEMICONDUCTOR DEVICE, MEMORY DEVICE AND OPERATING METHOD OF MEMORY CELL AND MEMORY DEVICE 有权
简体标题：半导体组件、存储组件、存储单元与存储组件的操作方法 SEMICONDUCTOR DEVICE, MEMORY DEVICE AND OPERATING METHOD OF MEMORY CELL AND MEMORY DEVICE
公开(公告)号：TWI251261B
公开(公告)日：2006-03-11
申请号：TW094112532
申请日：2005-04-20
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：呂函庭 LUE, HANG TING , 吳旻達 WU, MIN TA , 賴二琨 LAI, ERH KUN , 施彥豪 SHIH, YEN HAO , 何家驊 HO, CHIA HUA , 謝光宇 HSIEH, KUANG YEU
IPC分类号： H01L
摘要：本發明之半導體元件包括一半導體基板。該半導體基板包括一第一反轉區、一第二反轉區及位於第一反轉區與第二反轉之間的一通道區。上述半導體元件還包括一控制閘極、至少一次閘極，而控制閘極位於上述通道區之上方，且次閘極位於上述第一反轉區和第二反轉區的上方，其中控制閘極不能延伸到此至少一次閘極的上方。
简体摘要：本发明之半导体组件包括一半导体基板。该半导体基板包括一第一反转区、一第二反转区及位于第一反转区与第二反转之间的一信道区。上述半导体组件还包括一控制闸极、至少一次闸极，而控制闸极位于上述信道区之上方，且次闸极位于上述第一反转区和第二反转区的上方，其中控制闸极不能延伸到此至少一次闸极的上方。

36. 发明专利

TW200601554A 可電除可程式化之唯讀記憶胞及記憶體元件的製造方法 METHODS OF FABRICATING AN ELECTRICALLY ERASABLE PROGRAMMABLE READ ONLY MEMORY CELL AND A MEMORY DEVICE 审中-公开
简体标题：可电除可进程化之唯读记忆胞及内存组件的制造方法 METHODS OF FABRICATING AN ELECTRICALLY ERASABLE PROGRAMMABLE READ ONLY MEMORY CELL AND A MEMORY DEVICE
公开(公告)号：TW200601554A
公开(公告)日：2006-01-01
申请号：TW093117281
申请日：2004-06-16
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN , 潘仁泉 PAN, JEN CHUAN , 黃仲仁 HUANG, CHONG JEN
IPC分类号： H01L
摘要：一種可電除可程式化之唯讀記憶胞的製造方法，此方法係先提供基底，且此基底上已形成有堆疊層，且此堆疊層係由穿隧介電層、電荷捕捉層與阻擋介電層依序堆疊而成，而且在此堆疊層兩側之基底中已形成有埋入式汲極區。然後，於基底上形成保護層，覆蓋堆疊層及埋入式汲極區表面。接著，對保護層進行絕緣處理步驟而形成絕緣層。之後，於絕緣層上形成閘極導電層。
简体摘要：一种可电除可进程化之唯读记忆胞的制造方法，此方法系先提供基底，且此基底上已形成有堆栈层，且此堆栈层系由穿隧介电层、电荷捕捉层与阻挡介电层依序堆栈而成，而且在此堆栈层两侧之基底中已形成有埋入式汲极区。然后，于基底上形成保护层，覆盖堆栈层及埋入式汲极区表面。接着，对保护层进行绝缘处理步骤而形成绝缘层。之后，于绝缘层上形成闸极导电层。

37. 发明专利

TWI241679B 一種淺溝槽的形成方法有权
简体标题：一种浅沟槽的形成方法
公开(公告)号：TWI241679B
公开(公告)日：2005-10-11
申请号：TW090118562
申请日：2001-07-31
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN , 陳昕輝 CHEN, HSIN HUEI , 黃宇萍 HUANG, YU PING
IPC分类号： H01L
摘要：本發明提供一種溝槽結構之形成方法，至少包括：形成一墊氧化層於一底材上；形成一第一多晶矽層於墊氧化層上；形成一氧化層於第一多晶矽層上；形成一第二多晶矽層於氧化層上；移除部份第二多晶矽層、氧化層、第一多晶矽層與墊氧化層以暴露出部份底材；及蝕刻第二多晶矽層與部份底材以形成溝槽結構於底材中，並暴露出氧化層。溝槽結構的蝕刻深度藉由第二多晶矽層的被蝕刻之厚度有良好的控制。
简体摘要：本发明提供一种沟槽结构之形成方法，至少包括：形成一垫氧化层于一底材上；形成一第一多晶硅层于垫氧化层上；形成一氧化层于第一多晶硅层上；形成一第二多晶硅层于氧化层上；移除部份第二多晶硅层、氧化层、第一多晶硅层与垫氧化层以暴露出部份底材；及蚀刻第二多晶硅层与部份底材以形成沟槽结构于底材中，并暴露出氧化层。沟槽结构的蚀刻深度借由第二多晶硅层的被蚀刻之厚度有良好的控制。

38. 发明专利

TW200529376A 記憶體的製造方法及其靜電放電保護電路 METHOD OF FABRICATING MEMORY AND ELECTROSTATIC DISCHARGE PROTECTIVE CIRCUIT THEREOF 审中-公开
简体标题：内存的制造方法及其静电放电保护电路 METHOD OF FABRICATING MEMORY AND ELECTROSTATIC DISCHARGE PROTECTIVE CIRCUIT THEREOF
公开(公告)号：TW200529376A
公开(公告)日：2005-09-01
申请号：TW093103869
申请日：2004-02-18
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN , 陳昕輝 CHEN, HSIN HUEI
IPC分类号： H01L
摘要：一種用於氮化矽記憶體之靜電放電保護電路，此靜電放電保護電路包括堆疊層、閘介電層、閘極、金屬矽化物層、源極區與汲極區。其中，堆疊層配置於基底上，且堆疊層具有至少一開口，而使部分的基底表面裸露出來。另外，閘介電層係配置於開口中之基底上。此外，閘極係配置於閘介電層上。另外，金屬矽化物層係配置於閘極之頂部。此外，源極區與汲極區係配置於閘極二側之基底中。特別是，當進入此靜電放電保護電路的靜電電流過大時，使用此靜電放電保護電路可以避免PN接合界面之損傷。
简体摘要：一种用于氮化硅内存之静电放电保护电路，此静电放电保护电路包括堆栈层、闸介电层、闸极、金属硅化物层、源极区与汲极区。其中，堆栈层配置于基底上，且堆栈层具有至少一开口，而使部分的基底表面裸露出来。另外，闸介电层系配置于开口中之基底上。此外，闸极系配置于闸介电层上。另外，金属硅化物层系配置于闸极之顶部。此外，源极区与汲极区系配置于闸极二侧之基底中。特别是，当进入此静电放电保护电路的静电电流过大时，使用此静电放电保护电路可以避免PN接合界面之损伤。

39. 发明专利

TW200518164A 金屬氧化半導體電晶體的製造方法與縮小閘極線寬的方法 METHOD FOR FABRICATING A MOSFET AND REDUCING LINE WIDTH OF THE GATE STRUCTURE 审中-公开
简体标题：金属氧化半导体晶体管的制造方法与缩小闸极线宽的方法 METHOD FOR FABRICATING A MOSFET AND REDUCING LINE WIDTH OF THE GATE STRUCTURE
公开(公告)号：TW200518164A
公开(公告)日：2005-06-01
申请号：TW092132225
申请日：2003-11-18
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN
IPC分类号： H01L
摘要：一種金屬氧化半導體電晶體的製造方法，此方法係提供一基底，其中於基底上已形成有一閘極結構，接著於閘極結構兩側之基底中形成源極／汲極區，再於閘極結構與源極／汲極區表面形成金屬矽化物層，然後，於閘極結構頂部之金屬矽化物層上形成一圖案塊，並同時於其餘部位之基底上形成一介電層，其中圖案塊係形成於對應閘極結構頂部中央，且於圖案塊兩側暴露出部分之金屬矽化物層，其後，以圖案塊為罩幕，去除部分之金屬矽化物層與閘極結構，再於剩餘之閘極結構兩側之基底中形成一源極／汲極延伸區。
简体摘要：一种金属氧化半导体晶体管的制造方法，此方法系提供一基底，其中于基底上已形成有一闸极结构，接着于闸极结构两侧之基底中形成源极／汲极区，再于闸极结构与源极／汲极区表面形成金属硅化物层，然后，于闸极结构顶部之金属硅化物层上形成一图案块，并同时于其余部位之基底上形成一介电层，其中图案块系形成于对应闸极结构顶部中央，且于图案块两侧暴露出部分之金属硅化物层，其后，以图案块为罩幕，去除部分之金属硅化物层与闸极结构，再于剩余之闸极结构两侧之基底中形成一源极／汲极延伸区。

40. 发明专利

TW200515542A 氮化物唯讀記憶體之製造方法 METHOD OF FABRICATING AN NITRIDE READ ONLY MEMORY 审中-公开
简体标题：氮化物唯读内存之制造方法 METHOD OF FABRICATING AN NITRIDE READ ONLY MEMORY
公开(公告)号：TW200515542A
公开(公告)日：2005-05-01
申请号：TW092129733
申请日：2003-10-27
申请人：旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD.
发明人：賴二琨 LAI, ERH KUN
IPC分类号： H01L
CPC分类号： H01L27/11568 , H01L27/115
摘要：本發明提供一氮化物唯讀記憶體之製造方法，並將氮化物唯讀記憶體與週邊邏輯電路之製程步驟整合，以簡化製程並提高產品良率。本發明技術之特徵在於利用複晶矽層做為絕緣層(氧化層)之研磨停止層。本發明技術之另一特徵為在形成絕緣層(氧化層)於週邊區域之複數個第一溝槽的同時亦填入該氧化層於記憶體陣列區域中之複晶矽結構間以防止半導體基材於複晶矽之自行對準矽化物步驟中與金屬(例如：鈷)發生反應。本發明技術之另一特徵為利用成長ONO介電層於淺溝槽(STI,shallowtrenchisolation)內側，以防止淺溝槽之邊角凹陷(STIcornerRecess)及防止淺溝槽於後續加熱過程(Thermalprocess)中導致的淺溝槽輪廓(STIprofile)變形所產生的錯位(Dislocation)。
简体摘要：本发明提供一氮化物唯读内存之制造方法，并将氮化物唯读内存与周边逻辑电路之制程步骤集成，以简化制程并提高产品良率。本发明技术之特征在于利用复晶硅层做为绝缘层(氧化层)之研磨停止层。本发明技术之另一特征为在形成绝缘层(氧化层)于周边区域之复数个第一沟槽的同时亦填入该氧化层于内存数组区域中之复晶硅结构间以防止半导体基材于复晶硅之自行对准硅化物步骤中与金属(例如：钴)发生反应。本发明技术之另一特征为利用成长ONO介电层于浅沟槽(STI,shallowtrenchisolation)内侧，以防止浅沟槽之边角凹陷(STIcornerRecess)及防止浅沟槽于后续加热过程(Thermalprocess)中导致的浅沟槽轮廓(STIprofile)变形所产生的错位(Dislocation)。

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