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1. 发明公开

KR1020160090438A 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법 有权
标题翻译：用于分段频率合成器的锁定检测装置和方法
公开(公告)号：KR1020160090438A
公开(公告)日：2016-08-01
申请号：KR1020150009967
申请日：2015-01-21
申请人： (주)에프씨아이
发明人： 문제철 , 황명운
IPC分类号： H03L7/095 , H03L7/193
CPC分类号： H03L7/095 , H03L7/1976 , H03L7/193
摘要： 분수형주파수합성기에적합한락 디텍팅장치및 방법을개시한다. 본실시예의일 측면에의하면, 분수형주파수합성기(Fractional-N Frequency Synthesizer)의락 디텍터(Lock Detector)에있어서, 상기락 디텍터는, 분수비율모듈레이터의출력값을이용하여 N분주기출력주파수클럭을지연시키는지연부; 기준주파수클럭과상기지연부에의해지연된 N분주기출력주파수클럭을비교하여락 검출신호를출력하는락 검출부; 상기락 검출신호를입력받을때마다카운팅을수행하는카운터; 및상기카운터의카운팅횟수를근거로하여락 확인신호를출력하도록지시하는제어부를포함하는것을특징으로하는락 디텍터를제공한다.
摘要翻译：公开了一种适用于分数N频率合成器的锁定检测器及其锁定检测方法。根据本发明实施例的分数N频率合成器的锁定检测器包括：延迟单元，用于通过使用分数比调制器的输出值来延迟分数N分频器的输出频率时钟; 锁定检测单元，用于通过将标准频率时钟与延迟单元延迟的分数N分频器的输出频率时钟进行比较来输出锁定检测信号; 每当锁定检测信号被输入时执行计数的计数器; 以及控制单元，用于根据来自计数器的计数次序输出锁定确认信号。

2. 发明公开

KR1020160065310A 서브 샘플링 위상 고정 루프 회로 기반의 분수배 주파수 합성기 및 그 방법 有权
标题翻译：基于次采样锁相环路的分段频率合成器及其使用方法
公开(公告)号：KR1020160065310A
公开(公告)日：2016-06-09
申请号：KR1020140168636
申请日：2014-11-28
申请人： 고려대학교 산학협력단
发明人： 김철우 , 김경민 , 배상근
IPC分类号： H03L7/193 , H03L7/08
CPC分类号： H03L7/193 , H03L7/08
摘要： 서브샘플링위상고정루프회로기반의분수배주파수합성기가개시된다. 본발명의서브샘플링위상고정루프회로기반의분수배주파수합성기는일정한주파수의다중위상저 잡음신호를생성하는서브샘플링위상고정루프; 및상기서브샘플링위상고정루프로부터다중위상저 잡음신호가전달되면입력되는 n비트의주파수제어신호(FCW)에기초하여상기다중위성저 잡음신호에대한분수배의주파수를출력하는플라잉가산기를포함한다.
摘要翻译：公开了一种基于次采样锁相环电路的分数n频率合成器。本发明的基于次采样锁相环电路的分数n频率合成器包括：用于产生具有恒定频率的多相低噪声信号的子采样锁相环; 以及飞行加法器，用于基于从所述副采样相位信号传输所述多相低噪声信号时输入的n位频率控制字（FCW）在所述多相低噪声信号上输出小数n频率，锁定环。

3. 实用新型

KR200077636Y1 위상동기회로 失效
公开(公告)号：KR200077636Y1
公开(公告)日：1994-01-17
申请号：KR2019910001360
申请日：1991-01-30
申请人： 삼성전자주식회사
发明人： 마병인
IPC分类号： H03L7/193

4. 发明公开

KR20180042245A 펄스 스왈로잉 기법을 사용하여 주파수 분할기들을 동기화하기 위한 방법들 및 장치 审中-公开
公开(公告)号：KR20180042245A
公开(公告)日：2018-04-25
申请号：KR20187004610
申请日：2016-07-26
申请人： QUALCOMM INC
发明人： WANG CHENG HAN , JOHANSEN KEPLIN VICTOR , YANG JEONGSIK , BLACK JUSTIN PHELPS
IPC分类号： H03K23/66 , H03L7/099 , H03L7/193
CPC分类号： H03L7/099 , H03L7/00
摘要： 펄스스왈로잉을사용하여상이한 LO 경로들의분할기들을동기화하기위한방법들및 장치. 일예시적장치는일반적으로, 제1 주기적신호로부터제1 분할신호를생성하도록구성된제1 주파수분할기를가지는제1 경로; 제2 주기적신호로부터제2 분할신호를생성하도록구성된제2 주파수분할기를가지는제2 경로; 제1 분할신호에기반하는제1 감지신호의위상과, 제2 분할신호에기반하는제2 감지신호의위상을비교하고, 그리고제1 감지신호및 제2 감지신호가역-위상이면제1 트리거신호를생성하도록구성된위상검출기; 및제1 분할신호의위상을조정하기위해제1 트리거신호에대한응답으로적어도하나의사이클동안제1 주기적신호의펄스를억제하도록구성된제1 펄스억제기를포함한다.

5. 发明授权

KR101645281B1 분수형 주파수 합성기에 적합한 락 디텍팅 장치 및 방법 有权
标题翻译：用于分数N频率合成器的锁定检测装置和方法
公开(公告)号：KR101645281B1
公开(公告)日：2016-08-05
申请号：KR1020150009967
申请日：2015-01-21
申请人： (주)에프씨아이
发明人： 문제철 , 황명운
IPC分类号： H03L7/095 , H03L7/193
CPC分类号： H03L7/095 , H03L7/1976
摘要： 분수형주파수합성기에적합한락 디텍팅장치및 방법을개시한다. 본실시예의일 측면에의하면, 분수형주파수합성기(Fractional-N Frequency Synthesizer)의락 디텍터(Lock Detector)에있어서, 상기락 디텍터는, 분수비율모듈레이터의출력값을이용하여 N분주기출력주파수클럭을지연시키는지연부; 기준주파수클럭과상기지연부에의해지연된 N분주기출력주파수클럭을비교하여락 검출신호를출력하는락 검출부; 상기락 검출신호를입력받을때마다카운팅을수행하는카운터; 및상기카운터의카운팅횟수를근거로하여락 확인신호를출력하도록지시하는제어부를포함하는것을특징으로하는락 디텍터를제공한다.

6. 发明授权

KR101126844B1 광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기 有权
标题翻译：包括其的宽带可编程分频器和A频率合成器
公开(公告)号：KR101126844B1
公开(公告)日：2012-03-23
申请号：KR1020090120504
申请日：2009-12-07
申请人： 광운대학교 산학협력단
发明人： 신현철 , 신재욱
IPC分类号： H03L7/193
摘要： 본 발명은 광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기를 개시한다. 본 발명에 따르면, 가변주파수분주기에 있어서, 제어신호 MC(Modulus Control)에 따라 입력신호의 분주비를 조정하여 출력하는 듀얼-모듈러스 프리스케일러(Dual-Modulus Prescaler: DMP); 상기 DMP의 출력신호를 다운 카운트하는 A 카운터; 상기 DMP의 분주비 전환 타이밍을 위해 상기 DMP의 출력신호를 다운 카운트를 수행하는 B 카운터; 및 상기 B 카운터의 출력신호를 입력으로 하여 상기 DMP의 분주비를 제어하기 위한 제어신호 MC를 리타이밍하여 출력하는 D-플립플롭을 포함하는 가변주파수분주기가 제공된다. 본 발명에 따르면 전체 분주비에서 SR 래치의 오프셋이 제거되며, 오동작을 방지할 수 있는 장점이 있다.
가변주파수분주기, PLL, 카운터, 분주비, 리타이밍, 지연소자

7. 发明授权

KR101168617B1 무선 통신 디바이스에서의 스퍼 완화에 대한 발진기 신호 발생 有权
标题翻译：振荡器信号发生在无线通信设备中的缓和
公开(公告)号：KR101168617B1
公开(公告)日：2012-08-03
申请号：KR1020107007882
申请日：2008-09-11
申请人： 퀄컴 인코포레이티드
发明人： 김홍선 , 김진욱 , 장강 , 던워스제레미다렌 , 팔스티모시폴
IPC分类号： H03L7/107 , H03L7/193 , H03L7/197
CPC分类号： H03L7/193 , H03L7/107 , H03L7/1976
摘要： 무선 통신 디바이스에서 발진기 신호를 발생시키는 기술이 기재되어 있다. 위상 동기 루프 (PLL) 는 선택된 주파수 채널에 대한 발진기 신호를 발생시키는데 사용될 수도 있다. 상이한 주파수 채널에 대하여 PLL 에서의 블록에 상이한 PLL 설정이 이용될 수도 있다. 상이한 PLL 설정은, 상이한 PLL 루프 대역폭, 상이한 충전 펌프 전류의 양, 높은 분주기 비율과 낮은 분주기 비율의 상이한 세트와 연관된 상이한 주파수 방정식, 상이한 전치 분주기 비율 및/또는 상이한 정수 분주기 비율과 연관된 상이한 주파수 분주 방식, 수퍼-헤테로다인 수신기 또는 송신기에 대한 하이측 진입 또는 로우측 진입, 및/또는 발진기와 같은 하나 이상의 회로 블록에 대한 상이한 공급 전압에 대해 이루어질 수도 있다. 스퍼로 인한 악영향이 완화될 수 있도록, 각 주파수 채널에 대해 적합한 PLL 설정 세트가 선택될 수도 있다.

8. 发明公开

KR1020100052562A 무선 통신 디바이스에서의 스퍼 완화에 대한 발진기 신호 발생 有权
标题翻译：振荡器信号发生在无线通信设备中的缓和
公开(公告)号：KR1020100052562A
公开(公告)日：2010-05-19
申请号：KR1020107007882
申请日：2008-09-11
申请人： 퀄컴 인코포레이티드
发明人： 김홍선 , 김진욱 , 장강 , 던워스제레미다렌 , 팔스티모시폴
IPC分类号： H03L7/107 , H03L7/193 , H03L7/197
CPC分类号： H03L7/193 , H03L7/107 , H03L7/1976
摘要： Techniques for generating oscillator signals in a wireless communication device are described. A phase-locked loop (PLL) may be used to generate an oscillator signal for a selected frequency channel. Different PLL settings may be used for the blocks in the PLL for different frequency channels. The different PLL settings may be for different PLL loop bandwidths, different amounts of charge pump current, different frequency equations associated with different sets of high and low divider ratios, different frequency division schemes associated with different prescaler ratios and/or different integer divider ratios, high side or low side injection for a super-heterodyne receiver or transmitter, and/or different supply voltages for one or more circuit blocks such as an oscillator. A suitable set of PLL settings may be selected for each frequency channel such that adverse impact due to spurs can be mitigated.
摘要翻译：描述了在无线通信设备中产生振荡器信号的技术。可以使用锁相环（PLL）来产生所选频道的振荡器信号。对于不同的频率通道，PLL中的块可能使用不同的PLL设置。不同的PLL设置可能是针对不同的PLL环路带宽，不同的电荷泵浦电流量，与不同的高和低分频比组相关的不同频率方程，与不同的预分频比和/或不同的整数分频比相关的不同分频方案，用于超外差接收器或发射器的高侧或低侧注入，和/或用于一个或多个电路块（例如振荡器）的不同电源电压。可以为每个频道选择合适的一组PLL设置，从而可以减轻由于刺激引起的不利影响。

9. 发明公开

KR1020060090695A 위상-스위칭 듀얼 모듈러스 프리스케일러 및 주파수 합성기 有权
标题翻译：相位切换双模块预分频器
公开(公告)号：KR1020060090695A
公开(公告)日：2006-08-14
申请号：KR1020067006374
申请日：2004-09-28
申请人： 에스티 에릭슨 에스에이 엔 리퀴데이션
发明人： 리나에르츠도미니쿠스엠더블유 , 파블로빅네나드 , 미스트리케탄
IPC分类号： H03L7/16 , H03L7/193 , H03K23/66
CPC分类号： H03K23/667 , H03K23/662 , H03L7/193
摘要： A phase-switching dual modulus prescaler having a dual modulus divider is provided. Said divider comprises a first and second divide-by-2 circuit (A;B), wherein said second divide-by-2 circuit (B) is coupled to the output of said first divide-by-2 circuit (A) and at least said second divide-by-two circuit (B) comprises a four phase output each separated by 90°. A phase selection unit (PSU) is provided for selecting one of the four phase outputs (Ip, I n, Qp, Qn; INi, INni, INq, Innq) of the second divide-by-2 circuit (B). Moreover, a phase control unit is provided for providing control signal (Cl, NC0; C2, NC2; C3, NC3) to the phase selection unit, wherein the phase selection unit (PSU) performs the selection of the four phase outputs(Ip, In, Qp, Qn; INi, INni, INq, Innq) according to the control signals (C0, NC0; C1, NC1; C2, NC2). Said phase selection unit (PSU) is implemented based on direct logic. The implementation of the phase selection unit based on direct logic enables a higher speed and saves area on the chip.
摘要翻译：提供了具有双模数分频器的相位切换双模预分频器。所述分频器包括第一和第二除以2电路（A; B），其中所述第二分频电路（B）耦合到所述第一分频电路（A）的输出端，并且在至少所述第二分频电路（B）包括每相分开90°的四相输出。提供相位选择单元（PSU），用于选择第二分频电路（B）的四个相位输出（Ip，I n，Qp，Qn; INi，INni，INq，Innq）中的一个。此外，相位控制单元被提供用于向相位选择单元提供控制信号（C1，NC0; C2，NC2; C3，NC3），其中相位选择单元（PSU）执行四相输出（Ip，根据控制信号（C0，NC0; C1，NC1; C2，NC2），输入，Qp，Qn，INi，INni，INq，Innq）。所述相位选择单元（PSU）是基于直接逻辑实现的。基于直接逻辑的相位选择单元的实现能够实现更高的速度并节省芯片上的面积。

10. 实用新型

KR2019930005441Y1 위상동기회로 失效
标题翻译： PLL电路
公开(公告)号：KR2019930005441Y1
公开(公告)日：1993-08-16
申请号：KR2019910001360
申请日：1991-01-30
申请人： 삼성전자주식회사
发明人： 마병인
IPC分类号： H03L7/193
摘要： 내용 없음.

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