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1. 发明公开

KR1020160053917A 다중 채널을 구비한 샘플링 입력 스테이지 审中-实审
标题翻译：采用多通道采样输入级
公开(公告)号：KR1020160053917A
公开(公告)日：2016-05-13
申请号：KR1020167005283
申请日：2014-09-09
申请人： 마이크로칩 테크놀로지 인코포레이티드
发明人： 미참,다니엘,알. , 패니가다,안드리아 , 시,데이빗
IPC分类号： H03M1/12 , H03M1/08 , G11C27/02 , H03M1/36 , H03M1/06
CPC分类号： H03M1/08 , G11C27/02 , G11C27/024 , H03M1/066 , H03M1/1033 , H03M1/12 , H03M1/1205 , H03M1/122 , H03M1/1225 , H03M1/167 , H03M1/36
摘要： 아날로그입력스테이지는 m개의차동입력채널을구비하며, 여기서, m>1이다. 아날로그입력스테이지는 m개의차동입력채널중 하나를선택하여출력신호를제공하도록구성된다. 아날로그입력스테이지는 n개의동일한선택유닛들을포함하며, 선택유닛들의각각은 m개의차동채널입력부들및 하나의차동출력부를구비하고, n은적어도 2이다. 각선택유닛은각자의차동멀티플렉서유닛들을통해차동입력채널들중 어느것에도결합하도록동작가능하고, 멀티플렉서유닛들은차동입력채널들중 하나를선택하고그리고선택된차동채널입력부를버터플라이스위치를통해선택유닛의차동출력부와결합하도록구동된다. n개의선택유닛들의차동출력신호들이결합하고, 이로써선택된채널이외의채널들의원하지않는누화가소거에의해제거된다.

2. 发明授权

KR101615400B1 선택 장치 有权
标题翻译：选择装置
公开(公告)号：KR101615400B1
公开(公告)日：2016-04-25
申请号：KR1020107027958
申请日：2010-05-31
申请人： 트라이젠스 세미컨덕터 가부시키가이샤
发明人： 야수다,아키라 , 오카무라,준-이치
IPC分类号： H03M1/74 , H03M5/16
CPC分类号： H03M1/066 , H03M1/74 , H03M3/502 , H04R3/00 , H04R2420/03
摘要： 디지털선택신호를취득하는취득부와, 0가의출력이명령되는것이가능한복수의단위셀 각각선택신호를출력하는출력부를구비하고, 상기선택신호는상기단위셀에상기선택신호에대응하는값의출력을명령하고, 상기복수의단위셀에출력되는선택신호가명령하는출력의값의합계는상기디지털선택신호에대응하여정해지는값이며, 상기디지털선택신호에대응하는출력이 0가이면, 0이아닌 N가의출력을명령하는선택신호가출력되는단위셀이존재하는것을특징으로하는선택장치를제공한다.

3. 发明公开

KR1020080077166A Ｎ-차원 공간 이분법 기반 벡터 양자화기 无效
标题翻译：基于N维空间双曲线的矢量量测器
公开(公告)号：KR1020080077166A
公开(公告)日：2008-08-21
申请号：KR1020087014018
申请日：2006-11-07
申请人： 아트멜 코포레이션
发明人： 삐에베뜨,세바스챤
IPC分类号： H03M7/00 , G06F17/10 , G06K9/36
CPC分类号： H03M1/066 , G06K9/6282 , H03M1/0668 , H03M3/464 , H03M3/502 , H03M7/3008
摘要： A method and system for quantizing a vector corresponding to an input signal is described. The vector has a plurality of components corresponding to an N-dimensional space. In one aspect, the method and system include recursively dividing the space into equal spaces having one dimension less than a previous recursion until end spaces are formed. Each end space is two-dimensional. The method and system also include asynchronously comparing the components in each end space to determine a sub-space of a particular end space having a closest match to the vector. In another aspect, the method and system include providing tree(s) including a plurality of nodes and asynchronously traversing the tree(s) to determine a closest match to the vector. The nodes correspond to ANDs of comparisons between the components. Each comparison determines whether a first component is greater than a second component.
摘要翻译：描述用于量化对应于输入信号的向量的方法和系统。矢量具有对应于N维空间的多个分量。在一个方面，方法和系统包括将空间递归地分成等于具有小于先前递归的维度的空间，直到形成最终空格。每个结束空间都是二维的。该方法和系统还包括异步地比较每个结束空间中的组件，以确定具有与向量最接近的匹配的特定终端空间的子空间。在另一方面，所述方法和系统包括提供包括多个节点的树，并且异步地遍历所述树以确定与所述向量最接近的匹配。节点对应于组件之间的比较的AND。每个比较确定第一分量是否大于第二分量。

4. 发明授权

KR101877672B1 ＡＤ컨버터 有权
公开(公告)号：KR101877672B1
公开(公告)日：2018-07-11
申请号：KR1020170043269
申请日：2017-04-03
申请人： 엘에스산전 주식회사
发明人： 김정욱
IPC分类号： H03M1/18 , H03M1/34
CPC分类号： H03M1/066 , H03M1/0604 , H03M1/0609 , H03M1/18 , H03M1/186 , H03M1/188 , H03M1/34
摘要： 본발명은아날로그형태의입력신호를수신하는입력부, 상기입력신호의동적범위및 소정의제 1 비트수에대응하는제 1 분해능에기초하여상기입력신호를디지털형태의전처리신호로변환하는전처리부, 상기제 1 비트수보다작은제 2 비트수에대응한제 2 분해능에기초하여, 상기전처리신호를제 1 출력신호로변환하는제 1 변환부, 및상기제 1 비트수보다작고상기제 2 비트수와상이한제 3 비트수에대응하는제 3 분해능에기초하여, 상기전처리신호를제 2 출력신호로변환하는제 2 변환부를포함하는 AD컨버터를제공한다.

5. 发明授权

KR101249161B1 디지털-아날로그 변환기에서 동적 회로 엘리먼트 선택을 위한 장치 및 방법 有权
标题翻译：数字到模拟转换器动态电路元件选择的装置和方法
公开(公告)号：KR101249161B1
公开(公告)日：2013-03-29
申请号：KR1020107022390
申请日：2009-03-08
申请人： 퀄컴 인코포레이티드
发明人： 서동원 , 맥칼리스터진에이치 , 다바크하이크-타니엘
IPC分类号： H03M1/06 , H03M1/66
CPC分类号： H03M1/004 , H03M1/066 , H03M1/0665 , H03M1/0673 , H03M1/74 , H03M3/502
摘要： 본 발명의 적어도 하나의 실시형태에 따르면, 일 장치가 제 1, 제 2 및 제 3 회로를 포함할 수도 있다. 제 1 회로는 입력 데이터를 수신하고, 그 입력 데이터에 기초하여 어서팅되는 복수의 제 1 신호를 제공한다. 제 2 회로는 복수의 제 1 신호를 수신하고, 복수의 회로 엘리먼트를 선택하는데 이용되는 복수의 제 2 신호를 제공한다. 제 3 회로는 입력 데이터의 프랙션 데이터 가중을 이용하여 제 2 회로에 대한 제어를 발생시키고, 제 2 회로는 제 3 회로로부터의 제어에 기초하여 복수의 제 1 신호를 복수의 제 2 신호에 매핑한다.

6. 发明授权

KR100623263B1 디지털-아날로그 변환기 장치 有权
标题翻译：数模转换器布置
公开(公告)号：KR100623263B1
公开(公告)日：2006-09-19
申请号：KR1020040036443
申请日：2004-05-21
申请人： 인피니언 테크놀로지스 아게
发明人： 클라라마르틴 , 하우프트만요르크
IPC分类号： H03M1/66
CPC分类号： H03M3/392 , H03M1/066 , H03M3/424 , H03M3/502
摘要： A digital-to-analog converter arrangement able to process input signals with different signal bandwidth is provided. The arrangement comprises a first input terminal for receiving a first digital input signal, a second input terminal for receiving a second digital input signal and switching means being coupled to the first and second input terminals and being adapted to select between the first and second digital input signals so as to output an intermediate digital signal corresponding to the selected one of the first and second digital input signals. The intermediate digital signal is received by an array of unary digital-to-analog converting elements, each unary digital-to-analog converting element being adapted so that, as an analog output signal, a sum signal of output signals of the unary digital-to-analog converting elements is output.

7. 发明公开

KR1020120099809A 선택 장치 有权
标题翻译：选择装置
公开(公告)号：KR1020120099809A
公开(公告)日：2012-09-12
申请号：KR1020107027958
申请日：2010-05-31
申请人： 트라이젠스 세미컨덕터 가부시키가이샤
发明人： 야수다,아키라 , 오카무라,준-이치
IPC分类号： H03M1/74 , H03M5/16
CPC分类号： H03M1/066 , H03M1/74 , H03M3/502 , H04R3/00 , H04R2420/03
摘要： Provided is a selection device including an acquisition section for acquiring digital selection signals, and an output section for outputting selection signals to respective unit cells, each unit cell capable of being commanded to output the value zero. The selection device is characterized in that : each selection signal is for commanding the unit cell to output a value corresponding to that selection signal; the sum of the values to be output as commanded by the respective selection signals, which are output to the respective unit cells, is a value determined in association with the digital selection signal; and if the output corresponding to the digital selection signal is the value zero, then selection signals each commanding to output a non-zero value (N) are output to some of the unit cells.

8. 发明公开

KR1020100121691A 디지털-아날로그 변환기에서 동적 회로 엘리먼트 선택을 위한 장치 및 방법 有权
标题翻译：数字到模拟转换器动态电路元件选择的装置和方法
公开(公告)号：KR1020100121691A
公开(公告)日：2010-11-18
申请号：KR1020107022390
申请日：2009-03-08
申请人： 퀄컴 인코포레이티드
发明人： 서동원 , 맥칼리스터진에이치 , 다바크하이크-타니엘
IPC分类号： H03M1/06 , H03M1/66
CPC分类号： H03M1/004 , H03M1/066 , H03M1/0665 , H03M1/0673 , H03M1/74 , H03M3/502
摘要： According to at least one embodiment of the invention, an apparatus may include first, second and third circuits. The first circuit receives input data and provides a plurality of first signals asserted based on the input data. The second circuit receives the plurality of first signals and provides a plurality of second signals used to select a plurality of circuit elements. The third circuit generates a control for the second circuit using a fractional data weight of the input data, the second circuit mapping the plurality of first signals to the plurality of second signals based on the control from the third circuit.

9. 发明公开

KR1020040011555A 전류 모드 동적 요소 정합 및 동적 요소 정합 결정 로직을포함하는 멀티비트 양자화 시그마 델타 변조기 失效
标题翻译：空值
公开(公告)号：KR1020040011555A
公开(公告)日：2004-02-05
申请号：KR1020037016878
申请日：2002-06-12
申请人： 노키아 코포레이션
发明人： 루하안티 , 루오트살라이넨타르모 , 테르발루오토주시-펙카
IPC分类号： H03M3/04
CPC分类号： H03M1/066 , H03M1/0617 , H03M1/361 , H03M3/332 , H03M3/334 , H03M3/424 , H03M3/464
摘要： 멀티비트 시그마-델타 변조기(10)에서 동적 요소 정합 DEM(20)과 결합된 멀티레벨 양자화기(14)가 제공된다. DEM 회로는, 적어도 한 전류 모드 DEM 스위치 매트릭스(20B)(SM), 및 DEM 제어 알고리즘(20A)을 구현하고 SM을 제어하는 관련 DEM 결정 로직 블록의 두 주요 성분들로 분리된 방식으로 구현된다. DEM 결정 로직 블록은 지연에 민감한 시그마-델타 피드백 루프로부터 제거되지만, DEM SM은 그 피드백 루프 안에 남는다. 멀티비트 양자화기 내에서 전류 조종 로직을 사용하여, 편리하고 효율적으로 DEM SM을 구축하는 기술 역시 기술된다. 이 경우 N-레벨 양자화기의 N-1개의 디지털 출력 비트들을 재정렬하기 위해, 한 개 이상의 DEM 스위칭 매트릭스들이 제공될 수 있다.
摘要翻译：与多位Σ-Δ调制器（10）中的动态元件匹配DEM（20）电路组合提供多电平量化器（14）。 DEM电路以分割的方式实现为两个主要组成部分：至少一个电流模式DEM开关矩阵（20B）（SM）和相关联的DEM决定逻辑块，其实现DEM控制算法（20A）并且控制 SM。 DEM决定逻辑块从延迟敏感Σ-Δ反馈回路中移除，而DEM SM保持在反馈环路内。还描述了使用多位量化器内的当前转向逻辑来实现DEM SM的方便和有效的技术。在这种情况下，可以在量化器内提供一个或多个DEM切换矩阵，以重新排序N级量化器的N-1个数字输出位。

10. 发明授权

KR100958117B1 전류 모드 동적 요소 정합 및 동적 요소 정합 결정 로직을포함하는 멀티비트 양자화 시그마 델타 변조기 失效
标题翻译：具有电流模式DEM和DEM决策逻辑的多电平量化器ΔΣ调制器
公开(公告)号：KR100958117B1
公开(公告)日：2010-05-18
申请号：KR1020037016878
申请日：2002-06-12
申请人： 노키아 코포레이션
发明人： 루하안티 , 루오트살라이넨타르모 , 테르발루오토주시-펙카
IPC分类号： H03M3/04
CPC分类号： H03M1/066 , H03M1/0617 , H03M1/361 , H03M3/332 , H03M3/334 , H03M3/424 , H03M3/464
摘要： 멀티비트 시그마-델타 변조기(10)에서 동적 요소 정합 DEM(20)과 결합된 멀티레벨 양자화기(14)가 제공된다. DEM 회로는, 적어도 한 전류 모드 DEM 스위치 매트릭스(20B)(SM), 및 DEM 제어 알고리즘(20A)을 구현하고 SM을 제어하는 관련 DEM 결정 로직 블록의 두 주요 성분들로 분리된 방식으로 구현된다. DEM 결정 로직 블록은 지연에 민감한 시그마-델타 피드백 루프로부터 제거되지만, DEM SM은 그 피드백 루프 안에 남는다. 멀티비트 양자화기 내에서 전류 조종 로직을 사용하여, 편리하고 효율적으로 DEM SM을 구축하는 기술 역시 기술된다. 이 경우 N-레벨 양자화기의 N-1개의 디지털 출력 비트들을 재정렬하기 위해, 한 개 이상의 DEM 스위칭 매트릭스들이 제공될 수 있다.
摘要翻译：与多位Σ-Δ调制器（10）中的动态元件匹配DEM（20）电路组合提供多电平量化器（14）。 DEM电路以分割的方式实现为两个主要组成部分：至少一个电流模式DEM开关矩阵（20B）（SM）和相关联的DEM决定逻辑块，其实现DEM控制算法（20A）并且控制 SM。 DEM决定逻辑块从延迟敏感Σ-Δ反馈回路中移除，而DEM SM保持在反馈环路内。还描述了使用多位量化器内的当前转向逻辑来实现DEM SM的方便和有效的技术。在这种情况下，可以在量化器内提供一个或多个DEM切换矩阵，以重新排序N级量化器的N-1个数字输出位。

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