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1. 发明公开

KR1020020029621A 소인 및 고정 주파수 시스템을 위한 광역 트래킹 범위,자동 범위설정, 저지터 위상 록 루프 无效
标题翻译：宽跟踪范围，自动范围，低抖动相位锁定用于切换和固定频率系统
公开(公告)号：KR1020020029621A
公开(公告)日：2002-04-19
申请号：KR1020010062835
申请日：2001-10-12
申请人： 브룩하벤 싸이언스 어쏘씨에이츠 엘엘씨
发明人： 커너토마스엠.
IPC分类号： H03L7/08
CPC分类号： H03L7/14 , H03L7/087 , H03L7/113 , H03L2207/14
摘要： PURPOSE: A wide tracking range PLL(Phase Locked Loop) circuit is provided to achieve minimal jitter in a recovered clock signal, regardless of the source of the jitter. CONSTITUTION: The PLL circuit(20) comprises automatic harmonic lockout detection circuitry via a novel lock and seek control logic(33) in electrical communication with a programmable frequency discriminator(35) and a code balance detector(36). In addition, the combination of a differential loop integrator(57) with the lock and seek control logic(33) obviates a code preamble and guarantees signal acquisition without harmonic lockup. An adaptive cable equalizer(31) is desirably used in combination with the PLL to recover encoded transmissions containing a clock and/or data. The equalizer(31) automatically adapts to equalize short haul cable lengths of coaxial and twisted pair cables or wires and provides superior jitter performance. The combination of the equalizer(31) with the PLL is desirable in that such combination permits the use of short haul wires without significant jitter.
摘要翻译：目的：提供宽跟踪范围PLL（锁相环）电路，以便在恢复的时钟信号中实现最小的抖动，而不管抖动的来源如何。构成：PLL电路（20）通过与可编程鉴频器（35）和码平衡检测器（36）进行电通信的新型锁定和寻道控制逻辑（33），包括自动谐波闭锁检测电路。此外，差分环路积分器（57）与锁定和寻道控制逻辑（33）的组合消除了码头，并且保证信号采集而不需要谐波锁定。理想地，与PLL组合使用自适应电缆均衡器（31）以恢复包含时钟和/或数据的编码传输。均衡器（31）自动适应均衡同轴和双绞线电缆或电线的短距离电缆长度，并提供卓越的抖动性能。均衡器（31）与PLL的组合是期望的，因为这种组合允许使用短距离导线而没有显着的抖动。

2. 发明公开

KR1020000077451A 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법 有权
标题翻译：延迟同步回路和产生多相时钟的方法
公开(公告)号：KR1020000077451A
公开(公告)日：2000-12-26
申请号：KR1020000028609
申请日：2000-05-26
申请人： 실리콘 이미지, 인크.
发明人： 이경호 , 정덕균
IPC分类号： H03L7/06
CPC分类号： H03L7/087 , H03L7/0812 , H03L7/0891 , H03L7/10 , H03L2207/14
摘要： 종래의챠지펌프위상로킹루프만큼넓은동작범위를갖는, 주파수검출로직과위상검출기를포함한지연-로킹루프(DLL)가개시되어있다. 주파수검출로직은기준클럭의 1주기동안기준클럭으로부터발생된멀티-위상클럭의상승엣지의개수를카운트한다. 상승엣지의개수를비교하여주파수로킹이얻어질때까지루프필터를사용하여각 멀티-위상클럭의주파수를조정한다. 주파수로킹후에, 위상검출로직을사용하여나머지위상오차를정밀하게튜닝아웃(tune out)시킨다.

3. 发明授权

KR100686631B1 반도체 집적회로장치 失效
公开(公告)号：KR100686631B1
公开(公告)日：2007-02-23
申请号：KR1020000048250
申请日：2000-08-21
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 오쿠다유이치 , 코쿠보마사루 , 나카고메요시노부 , 야하타히데하루 , 미야시타히로키
IPC分类号： H01L21/76
CPC分类号： H03L7/107 , G11C5/025 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C8/12 , G11C11/4076 , G11C29/02 , G11C29/023 , G11C29/028 , G11C29/12005 , H03L7/0814 , H03L7/0898 , H03L7/1072 , H03L2207/14
摘要： 외부단자에서 입력된 입력클록신호를 가변지연회로에서 지연한 지연신호에 의거한 신호와, 상기 입력클록신호를 위상비교회로에서 위상비교하고, 양자가 일치하도록 제어회로에서 상기 가변지연회로의 지연시간을 제어하여 내부클록신호를 형성하는 클록발생회로에 있어서, 상기 클록발생회로와 그것에 의해 형성된 클록신호에 의해 동작하는 내부회로를 공통의 반도체 기판상에 형성하고, 상기 클록발생회로가 형성되는 소자형성영역과, 상기 반도체기판상에 형성되는 상기 디지털회로를 구성하는 소자형성영역을 소자분리기술에 의해 전기적으로 분리한다. 전원경로도 다른 디지털회로와 독립시킨다.
가변지연회로, DLL, 위상비교회로

4. 发明授权

KR100340658B1 지연형 위상 동기 회로 失效
标题翻译： DELAYEDTYPE相位锁定环
公开(公告)号：KR100340658B1
公开(公告)日：2002-06-15
申请号：KR1019990025095
申请日：1999-06-29
申请人： 가부시끼가이샤 도시바
发明人： 다까다슈이찌 , 요시자와아끼히꼬
IPC分类号： H03L7/00
CPC分类号： H03L7/16 , H03K5/133 , H03L7/0812 , H03L7/095 , H03L2207/14
摘要： 본발명은기준신호의듀티의제약을없애는것으로응용상의제약을없앨수 있고, 에러록 상태를확실하게검출하여에러록으로부터빠져나와정상적인동작으로이행시킬수 있는것을주요특징으로한다. DLL 회로(10)는전압제어지연회로(11)를구비하고, 에러록 검출회로(14)는회로(11) 내의복수의지연단중특정한지연단보다도전단측의복수의지연단중각각서로인접하는각 2개의지연단의지연신호간의지연시간에대응한펄스폭을갖는복수의펄스신호와, 특정한지연단을포함하며특정한지연단보다도후단측의복수의지연단중각각서로인접하는각 2개의지연단의지연신호간의지연시간에대응한펄스폭을갖는 1개의펄스신호를가산하여펄스신호를발생하고, 그펄스신호와기준신호의단위시간당 펄스수를비교함으로써, DLL 회로(10)가정상으로동작하는지를검출한다.

5. 发明授权

KR1019960000154B1 디지탈 위상-동기 루프 회로 失效
标题翻译：数字锁相环路
公开(公告)号：KR1019960000154B1
公开(公告)日：1996-01-03
申请号：KR1019920014080
申请日：1992-08-06
申请人： 가부시끼가이샤 도시바 , 도시바 에이.브이.이 가부시키가이샤
发明人： 이시카와다츠야 , 다가노보루 , 고마츠수스무
IPC分类号： H04L27/22
CPC分类号： H04L27/2332 , H03L7/087 , H03L2207/14 , H04L2027/003 , H04L2027/0057 , H04L2027/0079
摘要： 내용 없음.

6. 发明公开

KR1020050011586A 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프 失效
标题翻译：延迟锁定环路用于产生无电压控制的振荡器实现多相时钟并能够输出多相时钟稳定
公开(公告)号：KR1020050011586A
公开(公告)日：2005-01-29
申请号：KR1020030050746
申请日：2003-07-23
申请人： 주식회사 한컴지엠디
发明人： 김광오
IPC分类号： H03L7/08
CPC分类号： H03L7/0891 , H03L7/0812 , H03L2207/14
摘要： PURPOSE: A delay locked loop for generating multi-phase clocks without a voltage-controlled oscillator is provided to output the multi-phase clocks stably by preventing the multi-phase clock to be synchronized with harmonics of an input clock signal frequency. CONSTITUTION: A delay locked loop for generating multi-phase clocks includes a clock delay member, a phase detector, a charge pump(40), and a voltage-current converter(6). The clock delay member includes a plurality of delay members which sequentially delay an input clock signal to output the multi-phase clock signals. The phase detector detects a phase difference between the input clock signal and the output clock signals of the clock delay member to adjust a delay amount of the clock delay member. The delay locked loop further includes a clock position detector(20) which detects a delay position of the clock signal outputted from the clock delay member and outputs another control signal to adjust the delay amount of the clock delay member.
摘要翻译：目的：提供用于产生没有压控振荡器的多相时钟的延迟锁定环，以通过防止多相时钟与输入时钟信号频率的谐波同步来稳定地输出多相时钟。构成：用于产生多相时钟的延迟锁定环包括时钟延迟部件，相位检测器，电荷泵（40）和电压 - 电流转换器（6）。时钟延迟构件包括多个延迟构件，其顺序地延迟输入时钟信号以输出多相时钟信号。相位检测器检测输入时钟信号和时钟延迟部件的输出时钟信号之间的相位差，以调整时钟延迟部件的延迟量。延迟锁定环还包括时钟位置检测器（20），其检测从时钟延迟部件输出的时钟信号的延迟位置，并输出另一控制信号以调整时钟延迟部件的延迟量。

7. 发明公开

KR1020010039834A 반도체 집적회로장치 失效
标题翻译：半导体集成电路设备
公开(公告)号：KR1020010039834A
公开(公告)日：2001-05-15
申请号：KR1020000048250
申请日：2000-08-21
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 오쿠다유이치 , 코쿠보마사루 , 나카고메요시노부 , 야하타히데하루 , 미야시타히로키
IPC分类号： H01L21/76
CPC分类号： H03L7/107 , G11C5/025 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C8/12 , G11C11/4076 , G11C29/02 , G11C29/023 , G11C29/028 , G11C29/12005 , H03L7/0814 , H03L7/0898 , H03L7/1072 , H03L2207/14
摘要： PURPOSE: To realize high accuracy and low power consumption by slectrically isolating an element formation region for forming a clock generating circuit and an element formation region for constituting a digital circuit, which is formed on a semiconductor substrate. CONSTITUTION: Sence amplifier 2 are formed in respective memory cell arrays 1 of a memory chip where these amplifiers 2 are provided such that they are made to exist in the interior of respective triple wells forming the memory cell arrays 1. A DLL (clock generating circuit) analog part 3 is provided in the interior of a triple well in the central part of the memory chip, a triple well in the analog part 3 is provided so that it is made to be isolated from the triple wells including the arrays and the amplifiers 2 to make them adjacent to the part 3, and DLL digital parts 4 are made to exist on the outside of the triple wells. As a result, a low power consumption in a semiconductor integrated circuit device can be achieved with high accuracy.
摘要翻译：目的：通过对形成在半导体衬底上的用于形成时钟产生电路的元件形成区域和用于构成数字电路的元件形成区域进行电离隔离来实现高精度和低功率消耗。构成：Sence放大器2形成在存储芯片的相应存储单元阵列1中，这些放大器2被设置成使得它们存在于形成存储单元阵列1的各个三重阱的内部。一个DLL（时钟产生电路）模拟部分3设置在存储器芯片的中心部分的三重阱的内部，模拟部分3中的三阱被设置成使其与包括阵列和放大器的三重阱隔离 2使它们相邻于部分3，并且使DLL数字部分4存在于三重阱的外部。结果，可以高精度地实现半导体集成电路器件中的低功耗。

8. 发明授权

KR100232271B1 공정 변화에 관계없이 위상 동기 루프 주파수 합성기에서 낮은지터를 보장하는 자동 동기 회로 失效
标题翻译： PLL频率合成器的自动锁定电路
公开(公告)号：KR100232271B1
公开(公告)日：1999-12-01
申请号：KR1019970040868
申请日：1997-08-26
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 오슐리반유젠
IPC分类号： H03L7/08
CPC分类号： H03L7/191 , H03L7/095 , H03L7/099 , H03L7/10 , H03L2207/14
摘要： 각각의 n-비트 카운터 출력 상태에 대하여 바이어스 발생기(142)내에서 유일 전류 범위를 정의하기 위하여 바이어스 스위치(260)을 사용함으로써, 매우 넓은 동작 주파수 범위를 가지는 VCO(140)를 제어하는 것이 가능하다. 이들 주파수 범위들은 공정이나 환경(온도와 전압) 변화에 관계없이 동기(lock)를 보장하기 위하여 오버랩되어야만 한다. 그 클럭 신호 CLK의 상승 에지에서 n-비트 카운터(250)으로의 전체 로크 신호 OLS의 입력값에 따라, 동기가 달성될 때까지 VCO 주파수 범위의 전체적인 스펙트럼을 스캔하는 것이 가능하다. 스위치 전압을 기준전압 Vref와 비교함에 의해, 동기가 전체 동작 온도 범위에 걸쳐 유지될 수 없다면 주파수 범위의 최단 우측에서 PLL이 동기되는 것을 방지하는 것이 가능하다. 정수 m( >1)개의 점들에서의 미세 동기 신호 FLS를 스트로브함에 의해, 잘못된 동기가 발생하는 것을 방지할 수 있다.

9. 发明授权

KR100423012B1 오(誤)동기 방지 기능을 가진 지연 동기 루프 회로 失效
标题翻译： 오（误）동기방지기능을가진지연동기루프회로
公开(公告)号：KR100423012B1
公开(公告)日：2004-03-16
申请号：KR1020010060822
申请日：2001-09-28
申请人： 주식회사 버카나와이어리스코리아
发明人： 변상진 , 박찬홍 , 김범섭 , 민병준
IPC分类号： H03L7/00
CPC分类号： H03L7/0812 , H03L7/0891 , H03L2207/14
摘要： A system and method are disclosed for providing a DLL with false lock protector to avoid false lock and ensure accurate lock. The false lock protector operates when the initial delay time between signals from an input reference clock and an output clock exceeds the lock range during operation of the DLL. The DLL with false lock protector includes a reference clock, a delay line composed of several delay cells connected in series, a phase detector, comparator for comparing phases of signals from the reference and output clocks, a determinator and a controller for controlling the delay of the delay line.
摘要翻译：公开了一种系统和方法，用于为DLL提供假锁保护器以避免假锁并确保准确锁定。当锁定操作期间，来自输入参考时钟和输出时钟的信号之间的初始延迟时间超过锁定范围时，假锁定保护器工作。具有假锁定保护器的DLL包括一个参考时钟，一个由几个延迟单元串联组成的延迟线，一个相位检测器，比较来自参考和输出时钟信号相位的比较器，一个确定器和一个控制器，延迟线。

10. 发明公开

KR1020020009492A 클럭생성회로, 클럭생성회로의 제어방법, 클럭재생회로,반도체기억장치 및 다이내믹 랜덤 엑세스 메모리 失效
标题翻译：时钟发生电路和控制方法以及半导体存储器件
公开(公告)号：KR1020020009492A
公开(公告)日：2002-02-01
申请号：KR1020010044612
申请日：2001-07-24
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 히타치 디바이스엔지니어링 가부시키가이샤
发明人： 오쿠다유이치 , 치가사키히데오 , 미야시타히로키
IPC分类号： G11C11/407
CPC分类号： G11C7/222 , G11C7/1051 , H03L7/0814 , H03L2207/14
摘要： PURPOSE: To solve a problem of a conventional clock generating circuit employing a DLL(Delay locked loop), an SMD(synchronous mirror delay), an NDC and a BDD mounted on a DDR SDRAM (double data rate synchrormus dynamie random access memory) that has narrowed a frequency range (lock range) locked by the conventional clock generating circuit depending on the performance of a variable delay circuit and a forward delay circuit and the performance of an input output buffer because of a fixed delay clock cycle number with a clock period t CK from a clock input terminal to a data output terminal. CONSTITUTION: A variable delay circuit (101) is used to measure an optimum cycle number of a delay from an external clock until a data output, and a DLL circuit or the like is configured by locking at the cycle number to realize the clock generating circuit with a wide lock range independently of the performance of the variable delay circuit and a clock access time.
摘要翻译：目的：为了解决使用DLL（延迟锁定环）的常规时钟发生电路，安装在DDR SDRAM（双倍数据速率同步激活随机存取存储器）上的SMD（同步镜像延迟），NDC和BDD的问题，已经根据可变延迟电路和正向延迟电路的性能以及由于具有时钟周期的固定延迟时钟周期数的输入输出缓冲器的性能而缩小由传统时钟发生电路锁定的频率范围（锁定范围） t CK从时钟输入端子到数据输出端子。构成：可变延迟电路（101）用于测量从外部时钟直到数据输出的延迟的最佳周期数，并且DLL电路等通过锁定在周期数来配置以实现时钟发生电路具有宽的锁定范围，独立于可变延迟电路的性能和时钟访问时间。

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