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1. 发明公开

KR20180020999A 위상 시프터/감쇠기 회로에서 상태 변경 안정화 审中-公开
标题翻译：移相器/衰减器电路中的状态变化稳定
公开(公告)号：KR20180020999A
公开(公告)日：2018-02-28
申请号：KR20177037732
申请日：2016-05-13
申请人： PEREGRINE SEMICONDUCTOR CORP
发明人： ALLISON MATT , SHAPIRO ERIC S
IPC分类号： H03H7/20 , H03H7/25 , H03H11/20 , H03H11/24 , H03K5/00 , H03K5/08
CPC分类号： H03K5/08 , H03H7/20 , H03H7/25 , H03H11/20 , H03H11/24 , H03K2005/00286
摘要： 위상상태를변경하는경우시스템이전체적으로삽입손실에서거의또는전혀변경을나타내지않도록하는디지털로선택가능한위상시프터회로및 삽입손실미세조정회로및/또는감쇠상태를변경하는경우시스템이위상에대한영향을거의또는전혀나타내지않도록하는디지털로선택가능한감쇠기회로및 위상미세조정회로를포함하는전자시스템. 이러한회로들에대한조정제어워드들을선택하기위한방법들이포함된다.
摘要翻译：数字可选择的移相器电路和插入损耗微调电路，以确保系统在改变相位状态时整体表现出很小的插入损耗变化或没有变化，和/或插入损耗微调电路和/ 或者根本没有，还有一个相位微调电路。包括为这些电路选择调整者奖励的方法。

2. 发明授权

KR101394869B1 ＤＬＬ/ＰＬＬ 에서의 위상 시프트 有权
公开(公告)号：KR101394869B1
公开(公告)日：2014-05-13
申请号：KR1020137031964
申请日：2008-01-29
申请人： 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
发明人： 마이후이뚜응 , 밀라브루스
IPC分类号： H03L7/089
CPC分类号： H03K5/14 , H03K5/135 , H03K2005/00286 , H03L7/0812 , H03L7/085 , H03L7/089 , H03L7/0891 , H03L7/0898
摘要： 본 출원은 지연 로킹 루프 (DLL) 및 위상 로킹 루프 (PLL) 에서의 위상 시프트와 관련된다. DLL 또는 PLL 에서의 전하 펌프는 출력 노드와 병렬로 접속된 커패시터를 포함한다. 주 전류 스위칭 회로는 소스 전류로 커패시터를 충전시키고 싱크 전류로 커패시터를 방전시킨다. 보조 소스 회로는, 소정 범위의 크기를 갖는 포지티브 위상 시프트 생성 전류를 소싱한다. 포지티브 위상 시프트 생성 전류의 크기는 적어도 하나의 소스 선택 신호에 의해 결정된다. 보조 싱크 회로는, 소정 범위의 크기를 갖는 네거티브 위상 시프트 생성 전류를 소싱한다. 네거티브 위상 시프트 생성 회로의 크기는 적어도 하나의 싱크 선택 신호에 의해 결정된다.

3. 发明授权

KR101287224B1 위상 인터폴레이터 및 반도체 회로 장치 失效
标题翻译：相位插补器和半导体电路器件
公开(公告)号：KR101287224B1
公开(公告)日：2013-07-17
申请号：KR1020127005097
申请日：2009-08-24
申请人： 후지쯔 가부시끼가이샤
发明人： 오제키요시토모
IPC分类号： H03K5/15 , H03L7/06
CPC分类号： H03L7/0814 , H03K5/13 , H03K2005/00052 , H03K2005/00156 , H03K2005/00195 , H03K2005/00286 , H03L7/087 , H04L7/0025 , H04L7/0337
摘要： 제1 믹서(21)는, 제1 제어 신호에 따라, 제1 클록 신호와 제1 클록 신호의 역위상의 제2 클록 신호를 생성한다. 제2 믹서(22)는, 제2 제어 신호에 따라, 제1 클록 신호에 대하여 위상의 진각량이 90˚인 제3 클록 신호와 제3 클록 신호의 역위상의 제4 클록 신호를 생성한다. ADC(7)는, 제1 클록 신호와 제3 클록 신호의 배타적 논리합에 기초하여 형성된 전압 신호와, 제2 클록 신호와 제4 클록 신호의 배타적 논리합에 기초하여 형성된 전압 신호의 합성 신호에 기초하여 생성된 신호에 기초하여, 디지털 신호를 생성한다. 가산기(8)는, 상기 디지털 신호를 제1 제어 신호에 가산하여 제2 제어 신호를 생성하여, 제2 믹서(22)에 공급한다.

4. 发明授权

KR101036922B1 쿼드러쳐 위상 보정회로 有权
标题翻译：正交相位校正电路
公开(公告)号：KR101036922B1
公开(公告)日：2011-05-25
申请号：KR1020080033774
申请日：2008-04-11
申请人： 에스케이하이닉스 주식회사
发明人： 윤대건 , 권대한 , 송택상
IPC分类号： H03K5/00
CPC分类号： H03L7/0814 , H03K2005/00286 , H03L7/087
摘要： 본 발명은 많은 면적을 차지하는 코드 카운터의 갯수를 줄여서 레이아웃 사이즈를 줄일 수 있는 쿼드러쳐 위상 보정회로에 관한 것이다. 본 발명은 쿼드러쳐 위상 보정을 수행할 때, 검출된 위상차에 따른 N비트 코드값을 발생하는 하나의 N 비트 코드 카운터와; 다수개의 검출된 위상차에 따른 N비트 코드값을 저장하는 저장수단과; 상기 N 비트 코드 카운터를 공유하여, 다수개의 검출된 위상차에 따른 N 비트 코드값을 발생할 수 있도록 제어하고, 상기 저장수단의 할당된 공간에 저장되도록 제어하는 제어수단을 포함하여 구성한다. 이러한 구성에 따르면 본 발명은 코드 카운터의 갯수를 줄이고, 레지스터 및 먹스와 디먹스를 이용하여 코드값 저장을 제어하여, 종래 대비 30% 이상의 면적 감소 효과를 얻을 수 있다.
반도체, 코드 카운터, 레이 아웃 크기, 쿼드러쳐 위상 보정

5. 发明授权

KR100571331B1 지연 회로 및 그것을 구비한 반도체 집적 회로 有权
标题翻译：延时电路及具有相同的半导体集成电路
公开(公告)号：KR100571331B1
公开(公告)日：2006-04-17
申请号：KR1020000036822
申请日：2000-06-30
申请人： 후지쯔 가부시끼가이샤
发明人： 도미타히로요시
IPC分类号： G11C8/00
CPC分类号： G11C7/22 , H03K5/133 , H03K5/135 , H03K2005/00286 , H03L7/0814
摘要： 본 발명은 지연 회로 및 DLL 회로를 탑재한 반도체 집적 회로에 관한 것으로, 클록 신호의 지연 시간을 양호한 정밀도로 조정하여, 위상 비교를 정확하게 행하는 것을 목적으로 한다.
지연 회로는 위상 조정 회로 또는 지연단으로서 동작하는 종속 접속된 복수의 보간 회로를 구비하고 있다. 보간 회로를 사용하고 있기 때문에, 지연 시간을 양호한 정밀도로 조정할 수 있다. 위상 비교 회로는 기준 클록 신호의 위상과 지연 클록 신호의 위상을 비교한다. 제어 회로는 위상 비교 회로의 비교 결과에 기초하여, 각 보간 회로에 비율 정보를 각각 제공하고, 기준 클록 신호와 지연 클록 신호의 위상을 일치시키는 제어를 행한다. 복수의 보간 회로를 사용한 지연 회로를 제어하여 지연 클록 신호의 위상 조정이 행해지기 때문에, 미세 조정의 최소 단위를 작게 할 수 있다. 즉, 높은 주파수의 기준 클록 신호가 공급되는 반도체 집적 회로에 있어서도 확실하게 위상이 조정된다.
摘要翻译：本发明涉及一种配备有延迟电路和DLL电路的半导体集成电路，其目的在于精确地精确调整时钟信号的延迟时间并进行相位比较。

6. 发明公开

KR1020020067736A 위상혼합기 및 이를 이용한 다중위상 발생기 失效
标题翻译：使用相位搅拌器和多相发生器
公开(公告)号：KR1020020067736A
公开(公告)日：2002-08-24
申请号：KR1020010008033
申请日：2001-02-17
申请人： 삼성전자주식회사
发明人： 심대윤
IPC分类号： H03L7/00
CPC分类号： H03L7/0814 , H03K5/13 , H03K2005/00058 , H03K2005/00195 , H03K2005/00286
摘要： PURPOSE: A phase-blender and a multi-phase generator using the same are provided to minimize a non-linear effect due to an RC filtering process for signals by improving a structure of the phase-blender. CONSTITUTION: A multi-phase generator includes the first phase-blender(120a) and the second phase-blender(120b) connected with the first phase-blender(120a). The second phase-blender(120b) is connected with phase-blenders(120c,120d). The phase-blender(120a) of the first stage outputs two voltages corresponding to a half of a phase difference between input voltages(Vin1,Vin2) by controlling a selection signal for driving an internal multiplexer. The output voltages are applied to the phase-blender(120b) of the second stage. The phase-blender(120b) of the second stage outputs two voltages corresponding to a half of the phase difference between the voltages applied from the phase-blender(120a) of the first stage.
摘要翻译：目的：提供使用相位混合器和多相发生器，以通过改进相态搅拌器的结构来最小化由于用于信号的RC滤波处理的非线性效应。构成：多相发生器包括与第一相 - 搅拌机（120a）连接的第一相 - 搅拌器（120a）和第二相 - 搅拌器（120b）。第二相 - 共混器（120b）与相位混合器（120c，120d）连接。第一级的相位混合器（120a）通过控制用于驱动内部多路复用器的选择信号输出对应于输入电压（Vin1，Vin2）之间的相位差的一半的两个电压。输出电压施加到第二级的相位 - 搅拌器（120b）。第二级的相位混合器（120b）输出对应于从第一级的相位搅拌器（120a）施加的电压之间的相位差的一半的两个电压。

7. 发明授权

KR100273238B1 클럭버퍼의지연시간보상회로 有权
标题翻译：时钟缓冲器中的延时补偿电路
公开(公告)号：KR100273238B1
公开(公告)日：2000-12-15
申请号：KR1019970059641
申请日：1997-11-13
申请人： 현대반도체 주식회사
发明人： 박부용 , 최중호 , 안진홍
IPC分类号： H03L7/00
CPC分类号： H03K5/135 , H03K2005/00286
摘要： PURPOSE: A circuit for compensating for delay time of clock buffer is provided to compensate promptly for delay time of clock buffer by using time interval extraction chain and variable delay time chain. CONSTITUTION: A toggle flipflop(20, 21) divides frequency of input clock signal and delay clock signal to 1/2, and relaxes condition of input clock signal that must have 50% duty rate. A time interval extraction chain(22) which consists of several time interval extraction cells(TS1-TSn) extracts time interval from rise edge of input clock signal to rise edge of delay clock signal. A variable delay time chain(23) which consists of several variable delay time cells(DS1-DSn) delays input clock signal for the time interval extracted by the time interval extraction chain(22).
摘要翻译：目的：提供用于补偿时钟缓冲器延迟时间的电路，通过使用时间间隔提取链和可变延迟时间链，及时补偿时钟缓冲器的延迟时间。构成：拨动触发器（20,21）将输入时钟信号和延迟时钟信号的频率分频为1/2，并放宽必须具有50％占空比的输入时钟信号的条件。由几个时间间隔提取单元（TS1-TSn）组成的时间间隔提取链（22）提取从输入时钟信号的上升沿到延迟时钟信号的上升沿的时间间隔。由几个可变延迟时间单元（DS1-DSn）组成的可变延迟时间链（23）延迟了由时间间隔提取链（22）提取的时间间隔的输入时钟信号。

8. 发明公开

KR1020160103941A 위상 에러 보상 회로 审中-实审
标题翻译：相位误差补偿电路
公开(公告)号：KR1020160103941A
公开(公告)日：2016-09-02
申请号：KR1020160021771
申请日：2016-02-24
申请人： 리니어 테크놀러지 엘엘씨
发明人： 마이어스,존,페리
IPC分类号： H04L27/38 , H04L27/233 , H03C3/40 , H03D3/00
CPC分类号： H03H11/18 , H03B27/00 , H03D3/009 , H03D7/1441 , H03D7/1458 , H03D2200/0021 , H03D2200/0043 , H03H11/22 , H03K5/02 , H03K5/26 , H03K2005/00286
摘要： 위상에러보상방법및 시스템이개시된다. 위상에러보상회로는위상정정된직교(Q) 출력신호와대응하는위상정정된동상(I) 출력신호를생성하도록구성되고, 회로는 I 입력전압신호에관한전압신호를 I 전류신호로변환하도록구성된제1 상호컨덕턴스회로를포함한다. 제2 상호컨덕턴스회로는 Q 입력전압신호에관한전압신호를 Q 전류신호로변환하도록구성된다. 제1 곱셈기회로는 Q 전류신호에 Q 스케일링상수를곱하도록구성된다. 제2 곱셈기회로는 I 전류신호에 I 스케일링상수를곱하도록구성된다. I 덧셈기는 I 전류신호를스케일링된 Q 신호와더한다. Q 덧셈기는 Q 전류신호를스케일링된 I 신호와더한다.
摘要翻译：公开了一种补偿相位误差的方法和系统。相位误差补偿电路被配置为产生对应于相位校正的正交（Q）输出信号的对应相位校正的同相（I）输出信号，该电路包括第一互导电路，其被配置为转换相关的电压信号将I输入电压信号转换为I电流信号。第二互导电路被配置为将与Q输入信号相关的电压信号转换为Q电流信号。第一乘法器电路被配置为将Q电流信号乘以Q缩放常数。第二乘法器电路被配置为将I电流信号乘以I缩放常数。 I加法器将I电流信号加到缩放的Q信号上。 Q加法器将Q电流信号与缩放的I信号相加。

9. 发明授权

KR101456966B1 비-중첩 클록 발생을 위한 방법 및 장치 有权
公开(公告)号：KR101456966B1
公开(公告)日：2014-11-04
申请号：KR1020137031196
申请日：2010-04-02
申请人： 퀄컴 인코포레이티드
发明人： 콴,시아오홍 , 송,퉁위 , 맵스,레나트 , 알라디,디네시,제이.
IPC分类号： H03K3/017
CPC分类号： H03L7/0812 , H03K5/1515 , H03K5/1565 , H03K2005/00039 , H03K2005/00097 , H03K2005/00286 , H03M1/12
摘要： 원하는 주파수 범위에 걸쳐 정밀한 비-중첩 시간 및 클록 위상 지연 시간을 발생하기 위한 기술들이 제공된다. 일 구성에서, 디바이스는 지연 고정 루프(DLL) 회로를 포함하는 비-중첩 클록 발생 회로를 포함하는데, 지연 고정 루프(DLL) 회로는 자신에게 커플링된 클록 발생기 회로에 제어 전압을 발생시킨다. 제어 전압은 클록 발생기 회로에 의해 발생된 비-중첩 지연 클록 신호들의 정밀한 타이밍 관계를 유지하도록 동작한다. 일 양상에서, DLL 회로는 알려진 듀티 사이클을 갖는 입력 클록을 수신하고 유닛 지연(unit delay)을 입력 클록 사이클의 어떤 부분에 고정하도록 출력 제어 전압을 도출한다. 추가의 양상에서, 클록 발생기 회로는 클록 신호들의 제1 세트 및 제조 프로세스 변화들에 관계없는 비-중첩 시간(t
nlp )만큼 클록 신호들의 제1 세트로부터 지연된 클록 신호들의 제2 세트를 발생시키도록 DLL 회로에 커플링된 복수의 전압 제어 지연 셀들을 포함한다.

10. 发明公开

KR20120051811A Apparatus and method for generating multiple phase signal 有权
标题翻译：用于生成多相信号的装置和方法
公开(公告)号：KR20120051811A
公开(公告)日：2012-05-23
申请号：KR20100113100
申请日：2010-11-15
申请人： KOREA ELECTRONICS TECHNOLOGY
发明人： PARK WON KI , LEE SUNG CHUL , PARK KYU HO , AHN HEE SUN
IPC分类号： H03K5/15 , G06F1/06
CPC分类号： H03K5/15013 , H03K5/135 , H03K2005/00286
摘要： PURPOSE: An apparatus and a method for generating multiple phase signals are provided to minimize power consumption since time difference between phase signals is adjusted by using a phase delayed buffer. CONSTITUTION: A first phase signal and a second phase signal are inputted. The time difference between the inputted first phase signal and second phase signal is adjusted. A third phase signal is generated by synthesizing the first phase signal and the second phase signal of which the time difference is adjusted. An adjusting phase reduces the time difference between the first phase signal and the second phase signal. The adjusting phase reduces the time difference between the first phase signal and the second phase signal by delaying the inputted first phase signal.
摘要翻译：目的：提供一种用于产生多个相位信号的装置和方法，以便通过使用相位延迟缓冲器调整相位信号之间的时间差来最小化功耗。构成：输入第一相位信号和第二相位信号。调整输入的第一相位信号和第二相位信号之间的时间差。通过合成第一相位信号和调整了时间差的第二相位信号来产生第三相位信号。调整相位减小了第一相位信号和第二相位信号之间的时间差。调整相位通过延迟输入的第一相位信号来减小第一相位信号和第二相位信号之间的时间差。

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