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1. 发明授权

KR101800948B1 레지스터 뷰, 소스 뷰, 명령어 뷰, 및 복수의 레지스터 템플릿을 가진 마이크로프로세서 아키텍처를 이용하여 명령어들의 블록들을 실행하는 방법 有权
标题翻译：一种使用具有寄存器视图，源视图，指令视图和多个寄存器模板的微处理器架构来执行指令块的方法
公开(公告)号：KR101800948B1
公开(公告)日：2017-11-23
申请号：KR1020157029262
申请日：2014-03-12
申请人： 인텔 코포레이션
发明人： 압달라,모하마드
IPC分类号： G06F9/30 , G06F9/06 , G06F9/50
CPC分类号： G06F9/30098 , G06F9/3009 , G06F9/3836 , G06F9/3838 , G06F9/3853 , G06F9/3857 , G06F9/3863 , G06F9/5005
摘要： 레지스터뷰, 소스뷰, 명령어뷰, 및복수의레지스터템플릿을가진마이크로프로세서아키텍처를이용하여명령어들의블록들을실행하는방법이개시된다. 이방법은글로벌프런트엔드를이용하여착신명령어시퀀스를수신하는단계; 상기명령어들을그룹화하여명령어블록들을형성하는단계; 복수의레지스터템플릿을이용하여, 상기레지스터템플릿에상기명령어블록들에대응하는블록번호들을채우는것에의해명령어목적지들및 명령어소스들을추적하는단계 - 상기명령어블록들에대응하는상기블록번호들은상기명령어들의블록들사이의상호종속성들을나타냄 -; 레지스터뷰 데이터구조를이용하는단계 - 상기레지스터뷰 데이터구조는상기명령어블록들에대응하는목적지들을저장함 -; 소스뷰 데이터구조를이용하는단계 - 상기소스뷰 데이터구조는상기명령어블록들에대응하는소스들을저장함 -; 및명령어뷰 데이터구조를이용하는단계 - 상기명령어뷰 데이터구조는상기명령어블록들에대응하는명령어들을저장함 - 를포함한다.
摘要翻译：公开了一种使用具有寄存器视图，源视图，指令视图和多个寄存器模板的微处理器架构来执行指令块的方法。该方法包括使用全局前端来接收输入命令序列; 将指令分组以形成指令块; 通过使用多个寄存器模板以与指令块对应的块编号填充寄存器模板来跟踪指令目的地和指令源，其中，与指令块对应的块编号表示块之间的相互依赖关系; 使用寄存器视图数据结构，寄存器视图数据结构存储与指令块对应的目的地; 使用源视图数据结构，源视图数据结构存储对应于指令块的源; 并且使用指令视图数据结构，其中指令视图数据结构存储对应于指令块的指令。

2. 发明公开

KR1020170015528A 스토어 상위 서열에 기초하여 상이한 스레드들로부터의 포워딩을 구현하는 스레드에 무관한 로드 스토어 버퍼 审中-实审
标题翻译：独立于线程的加载存储缓冲区，基于存储父级序列实现从不同线程转发
公开(公告)号：KR1020170015528A
公开(公告)日：2017-02-08
申请号：KR1020177002264
申请日：2013-06-10
申请人： 소프트 머신즈, 인크.
发明人： 압달라,모하마드
IPC分类号： G06F9/46 , G06F9/38
CPC分类号： G06F9/30043 , G06F9/30047 , G06F9/3009 , G06F9/3017 , G06F9/3826 , G06F9/3834 , G06F9/3851 , G06F12/1425 , G06F2212/1052 , G06F9/46 , G06F9/38
摘要： 프로세서에서, 공유메모리자원들을사용하는메모리일관성모델에서비순차로드들에대한스레드무관통합된스토어큐 및통합된로드큐 방법이개시된다. 이방법은복수의비동기코어들에의해액세스될수 있는메모리자원을구현하는단계 - 복수의코어들은통합된스토어큐 및통합된로드큐를공유함 -; 및캐시라인의어느워드들이로드를통해액세스되는지를추적하는것에의해기능하는액세스마스크를구현하는단계 - 캐시라인은메모리자원을포함하며, 로드는캐시라인의워드에액세스할때 액세스마스크내의마스크비트를세트시키고, 마스크비트는복수의코어들로부터의다른로드들로부터의액세스들을차단시킨다. 이방법은복수의코어들로부터캐시라인에의후속하는스토어들의실행시에액세스마스크를검사하는단계 - 상이한스레드들로부터의스토어들은순차메모리일관성시맨틱스를여전히유지하면서상이한스레드들의로드들로포워딩될수 있음 -; 및캐시라인의일부분에의후속하는스토어가액세스마스크에서로드로부터의이전의마크를볼 때예측착오를야기하는단계 - 후속하는스토어는추적기레지스터및 스레드 ID 레지스터를사용함으로써그 로드에대응하는로드큐 엔트리를신호할것임 - 를추가로포함한다.
摘要翻译：在处理器中，公开了用于使用共享存储器资源的存储器一致性模型中的服务顺序加载的线程无关集成存储队列和集成加载队列方法。该方法包括实现可由多个异步核心访问的存储器资源，所述多个核心共享集成存储队列和集成加载队列; 和一个步骤，它把高速缓存线的字是通过跟踪通过负载的高速缓存行的访问是否包括存储器资源来实现访问掩码功能，在访问高速缓存行的字时加载屏蔽位中的访问掩码并且屏蔽位块从多个核心访问来自其他负载。该方法包括：从多个芯的检查在随后存储到高速缓存行的执行时的访问掩码的以下步骤： - 其被转发到不同线程robuteoui商店的不同线程的负载，同时仍然保持连续的存储器一致性语义 - ; 和随后的存储区的工序，在访问掩码观看前一个标记负载robuteoui当在预测误差的一个高速缓存行的结果的一部分的 - 通过使用所述示踪剂寄存器和线程ID寄存器对应于负载后续存储加载队列条目这也将发出信号。

3. 发明公开

KR1020160096115A 데이터 처리장치의 설정 가능한 쓰레드 오더링 审中-实审
标题翻译：用于数据处理设备的可配置的螺纹订货
公开(公告)号：KR1020160096115A
公开(公告)日：2016-08-12
申请号：KR1020167017386
申请日：2014-11-19
申请人： 에이알엠 리미티드
发明人： 글로어트,티모시홀로이드
IPC分类号： G06F9/50 , G06F9/30 , G06F9/48
CPC分类号： G06F9/5016 , G06F9/3009 , G06F9/4881 , G06F9/5027
摘要： 데이터처리장치및 데이터처리방법이개시되어있다. 실행회로는, 기준도메인에서포인트들의적어도하나의좌표값을참조하여입력데이터에대한데이터처리를행하기위해다중쓰레드를실행하도록구성된다. 쓰레드할당회로는, 쓰레드마다그 쓰레드의명시된포인트의상기적어도하나의좌표값을명시하여서상기데이터처리를할당하기위해서, 상기다중쓰레드의쓰레드마다상기기준도메인에서의선택된포인트를각각명시하도록구성된다. 각쓰레드는상기기준도메인에서그 선택된포인트를참조하여상기입력데이터에액세스하고, 상기기준도메인에서의포인트들이데이터처리를위해쓰레드들에할당되는순서는상기쓰레드할당회로에서설정가능하다.
摘要翻译：公开了一种数据处理装置和方法处理数据。执行电路被配置为通过参考参考域中的点的至少一个坐标值来执行多个线程以对输入数据执行数据处理。线程分配电路被配置为分别为多个线程的每个线程指定参考域中的选定点，以便通过为每个线程指定该线程的指定点的至少一个坐标值来分配数据处理。每个线程参考参考域中的选定点访问输入数据，并且在线程分配电路中可配置参考域中的点被分配给线程进行数据处理的顺序。

4. 发明公开

KR1020160011144A 스레드 일시중지 프로세서들, 방법들, 시스템들 및 명령어들 审中-实审
标题翻译：线程暂停处理器，方法，系统和指令
公开(公告)号：KR1020160011144A
公开(公告)日：2016-01-29
申请号：KR1020150085170
申请日：2015-06-16
申请人： 인텔 코포레이션
发明人： 라포포트,리후 , 스페르베르,지브 , 미샤엘리,마이클 , 쉬와츠만,스타니슬라브 , 마코브스키,레브 , 요아즈,아디 , 레비,오퍼
IPC分类号： G06F9/30 , G06F9/38
CPC分类号： G06F9/3851 , G06F9/3009
摘要： 일양태의프로세서는제1 스레드로부터의스레드일시중지명령어를디코드하는디코드유닛을포함한다. 프로세서의백 엔드부분은디코드유닛과연결된다. 프로세서의백 엔드부분은, 스레드일시중지명령어에응답하여, 실행을위한제1 스레드의후속명령어들의처리를일시중지한다. 후속명령어들은프로그램순서상스레드일시중지명령어뒤에발생한다. 또한, 백엔드부분은, 스레드일시중지명령어에응답하여, 미리결정된기간동안, 프로세서의백 엔드부분의적어도대부분을, 스레드일시중지명령어를제외한제1 스레드의명령어들이결여된상태로유지한다. 대부분은복수의실행유닛들및 명령어큐 유닛을포함할수 있다.
摘要翻译：根据本发明的一个方面，一种处理器包括：解码单元，用于对来自第一线程的线程暂停指令进行解码。处理器的后端部分连接到解码单元。处理器的后端部分响应于线程暂停指令暂停用于执行的第一线程的后续指令的处理。后续指令发生在程序序列中的线程暂停指令之后。此外，处理器的至少大部分处理器维持处于除了线程暂停指令之外的第一线程的指令在响应于线程暂停指令的预定时间段内缺少的状态。处理器的大部分后端部分可以包括多个执行单元和指令提示单元。

5. 发明公开

KR1020150128680A 프로그램 가능한 ＣＰＵ 레지스터 하드웨어 컨텍스트 스왑 메커니즘 审中-实审
标题翻译：可编程CPU寄存器硬件上下文切换机制
公开(公告)号：KR1020150128680A
公开(公告)日：2015-11-18
申请号：KR1020157023608
申请日：2014-03-07
申请人： 마이크로칩 테크놀로지 인코포레이티드
发明人： 캐서우드,마이클,아이. , 크리스,브라이언 , 미키,데이비드 , 카넬로풀로스,조셉
IPC分类号： G06F9/46 , G06F9/30 , G06F9/38
CPC分类号： G06F9/30145 , G06F9/3009 , G06F9/3865 , G06F9/462
摘要： 중앙처리유닛(CPU)은, 명령어들의실행을중단하기위한인터럽트유닛; 레지스터들의각 세트가동일한개수의 CPU 레지스터들을구비하는복수의컨텍스트정의레지스터세트들; 선택된레지스터세트를상기 CPU 내에결합시키고, 그리고예외의발생시상기복수의컨텍스트정의레지스터세트들중 소정레지스터세트로스위칭하는스위칭유닛; 및명령어에의해개시되는상기복수의컨텍스트정의레지스터의레지스터세트의선택을제어하도록구성되고, 또한현재사용된컨텍스트를나타내도록동작가능한제어레지스터를갖는다.

6. 发明授权

KR101474478B1 로컬 및 글로벌 데이터 공유 有权
标题翻译：本地和全球数据分享
公开(公告)号：KR101474478B1
公开(公告)日：2014-12-19
申请号：KR1020107028532
申请日：2009-06-01
申请人： 어드밴스드 마이크로 디바이시즈, 인코포레이티드
发明人： 맨터마이클제이. , 엠베르링브라이언
IPC分类号： G06F15/167 , G06F9/06
CPC分类号： G06F9/3009 , G06F9/30087 , G06F9/30098 , G06F9/30123 , G06F9/3834 , G06F9/3851 , G06F9/3885 , G06F9/3887 , G06F15/16 , G06F15/8007 , G06T1/20
摘要： 그래픽프로세싱유닛이설명되며, 그래픽프로세싱유닛은하나의프로세서를가지고, 이러한하나의프로세서는하나이상의 SIMD 프로세싱유닛들과상기하나이상의 SIMD 프로세싱유닛들에대응하는로컬데이터공유를가지며, 이러한로컬데이터공유는하나이상의실행웨이브프론트들(execution wavefronts)에할당된쓰레드들의개별그룹을위한하나이상의낮은지연접근가능메모리영역들(low latency accessible memory regions)을포함하고, 글로벌데이터공유는쓰레드들의개별그룹을위한하나이상의낮은지연메모리영역들을포함한다.

7. 发明授权

KR101107394B1 명령어 차단 시퀀서 로직을 갖는 다중 실행 유닛 처리 유닛 失效
标题翻译：多执行单元处理单元，具有指令阻塞序列号逻辑
公开(公告)号：KR101107394B1
公开(公告)日：2012-01-19
申请号：KR1020090067392
申请日：2009-07-23
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 텁스매튜레이 , 머프아담제임스 , 메드리히에릭올리버
IPC分类号： G06F9/38 , G06F9/06
CPC分类号： G06F9/3885 , G06F9/22 , G06F9/3009 , G06F9/3851 , G06F9/3867
摘要： 처리 유닛은 다중 실행 유닛들, 및 명령어 버퍼 로직의 다운스트림에 배치되고 명령어 스트림에 존재하는 시퀀서 명령어에 응답하는 시퀀서 로직을 포함한다. 이와 같은 명령어에 응답하여, 시퀀서 로직은, 명령어 버퍼 로직으로부터의 명령어들이 소정의 실행 유닛에 발행되는 것을 차단하고, 동시에 그 실행 유닛에 대기시간이 긴 연산(long latency operation)과 연관된 복수의 명령어들을 발행한다. 또한, 명령어들이 실행 유닛에 발행되는 것을 차단하는 것은, 명령어들이 임의의 다른 실행 유닛에 발행되는 것에 영향을 주지 않으며, 그렇게 함으로써 명령어 버퍼 로직으로부터의 다른 명령어들은, 심지어 시퀀서 로직이 대기시간이 긴 연산과 연관된 복수의 명령어들을 발행하는 동안에도, 여전히 다른 실행 유닛들에 발행될 수 있고, 다른 실행 유닛들에 의해 실행될 수 있다.

8. 发明公开

KR1020100023866A 연산 장치 失效
标题翻译：算术单位
公开(公告)号：KR1020100023866A
公开(公告)日：2010-03-04
申请号：KR1020097025991
申请日：2007-06-20
申请人： 후지쯔 가부시끼가이샤
发明人： 고묘노리히토 , 요시다도시오 , 스나야마류이치
IPC分类号： G06F9/38 , G06F11/07
CPC分类号： G06F9/3851 , G06F9/30083 , G06F9/3009 , G06F9/30189 , G06F9/3885
摘要： An arithmetic unit for simultaneously processing a plurality of threads in which even if a hardware error occurs, the deterioration of performance as a whole can be minimized to continue the processing is provided. An arithmetic unit (100) has an instruction execution circuit (101) capable of selectively executing the mode in which the instruction sequences of the threads are executed and the mode in which the instruction sequence of a single thread is executed, and a switching instruction circuit (102) for instructing to switch between the thread modes to the instruction execution circuit (101).
摘要翻译：一种用于同时处理多个线程的算术单元，其中即使发生硬件错误，也可以使整个性能的恶化最小化以继续处理。算术单元（100）具有指令执行电路（101），该指令执行电路能够选择执行执行线程的指令序列的模式和执行单线程的指令序列的模式，以及切换指令电路（102），用于指示在线程模式之间切换到指令执行电路（101）。

9. 发明授权

KR100850387B1 패시브 스레드 및 액티브 세마포어를 갖는 처리 아키텍쳐 有权
标题翻译：具有被动螺纹和主动SEM的加工结构
公开(公告)号：KR100850387B1
公开(公告)日：2008-08-04
申请号：KR1020067013290
申请日：2004-12-23
申请人： 인텔 코포레이션
发明人： 지앙,홍 , 피아자,토마스,에이.
IPC分类号： G06F9/46 , G06F9/52 , G06F9/38 , G06F9/00
CPC分类号： G06F9/52 , G06F9/3004 , G06F9/30087 , G06F9/3009 , G06F9/3851 , G06F9/526
摘要： 복수의 병렬 패시브 명령 스레드는 "액티브"세마포어를 이용하여 공유된 리소스로의 액세스를 코디네이트한다. 세마포어가 메시지를 실행 및/또는 제어 회로에 전송하여 스레드의 상태를 변경하도록 하므로, 세마포어는 액티브로서 지칭된다. 스레드는 세마포어에 의해 표시될 수 있는, 미해결 종속성에 응답하여 스레드 스케줄러에 의해 인액티브 상태로 놓여질 수 있다. 종속성에 대응하는 스레드 상태 변수는 스레드가 인액티브 모드에 있는 것을 나타내는데 이용된다. 종속성이 해결되는 경우, 메시지는 제어 회로에 패스되어, 종속성 변수가 클리어되도록 유발한다. 클리어된 종속성 변수에 응답하여, 스레드는 액티브 상태로 놓여진다. 실행은 인액티브 상태인 스레드에 대하여 진행할 수 있다.
세마포어, 명령 스레드, 액티브, 명령 실행, 반도체

10. 发明公开

KR1020070121840A 멀티쓰레드 프로세서에서의 자동 저전력 모드 호출을 위한장치 및 방법 有权
标题翻译：一种多线程处理器中自动低功耗模式调用的装置和方法
公开(公告)号：KR1020070121840A
公开(公告)日：2007-12-27
申请号：KR1020077026399
申请日：2006-03-28
申请人： 이메지네이션 테크놀로지스 엘엘씨
发明人： 존스,대런,엠.
IPC分类号： G06F9/46 , G06F1/26 , G06F1/00
CPC分类号： G06F1/3203 , G06F9/3009 , G06F9/3851 , G06F9/3863 , G06F9/485 , G06F9/4893 , Y02D10/24
摘要： A processor comprises a processor core executing multiple threads. A bifurcated thread scheduler includes an internal processor core component and an external processor core component. The bifurcated thread scheduler identifies when all of the multiple threads are blocked and thereafter automatically enters a default low power sleep mode.
摘要翻译：处理器包括执行多个线程的处理器核心。分叉线程调度器包括内部处理器核心组件和外部处理器核心组件。分叉线程调度程序识别所有多个线程何时被阻止，此后自动进入默认低功耗睡眠模式。

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