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1. 发明授权

KR100649041B1 통신 장치, 통신 노드 및 통신 방법 失效
标题翻译：通信设备，通信节点和通信方法
公开(公告)号：KR100649041B1
公开(公告)日：2006-11-27
申请号：KR1020050079324
申请日：2005-08-29
申请人： 후지쯔 가부시끼가이샤
发明人： 이와오다다시게 , 호소까와다께시 , 노무라고지 , 야마다겐지
IPC分类号： H04L12/28 , H04L12/24 , H04L12/66
CPC分类号： H04L12/10
摘要： 본 발명은 통신 노드마다 전원을 설치하지 않고, 도입이 용이하며, 효율적으로 통신을 행하는 것을 과제로 한다. 통신 노드(11)의 조인트 인터페이스(21
1 ∼21
n )가, 복수의 통신 노드에 대한 전력 공급 매체 및 복수의 통신 노드(11) 간의 통신 매체로서 이용되고, 또한, 복수의 통신 노드(11)를 접속하여 망 형상의 통신 경로를 형성하는 와이어(12)로부터 전력 공급을 접수하고, 통신 노드(11)의 라우팅 제어부(30)가, 공급받은 전력을 구동 에너지원으로 하여, 복수의 통신 경로 중에서 1개의 통신 경로를 선택하고, 선택한 통신 경로 상의 통신 상대와의 사이에서 유니캐스트 통신을 행한다.
통신 노드, 전원, 조인트 인터페이스, 통신 경로, 와이어, 라우팅 제어부

2. 发明公开

KR1020060113328A 통신 장치, 통신 노드 및 통신 방법 失效
标题翻译：通信设备，通信节点和通信方法
公开(公告)号：KR1020060113328A
公开(公告)日：2006-11-02
申请号：KR1020050079324
申请日：2005-08-29
申请人： 후지쯔 가부시끼가이샤
发明人： 이와오다다시게 , 호소까와다께시 , 노무라고지 , 야마다겐지
IPC分类号： H04L12/28 , H04L12/24 , H04L12/66
CPC分类号： H04L12/10
摘要： A communication device, a communication node, and a communication method are provided to enable the communication node to perform communication with other networks through a gateway unit. A communication node(11) selects a single communication path among a plurality of communication paths, and performs unicast communication with the other party on the selected communication path. A wire(12) is used as a power supply medium for supplying power to each communication node and a communication medium between communication nodes, and forms a communication path in a network shape by connecting each communication node.
摘要翻译：提供通信设备，通信节点和通信方法，以使通信节点能够通过网关单元与其他网络进行通信。通信节点（11）选择多个通信路径中的单个通信路径，并且在所选择的通信路径上与另一方进行单播通信。电线（12）被用作为每个通信节点和通信节点之间的通信介质供电的电源介质，并且通过连接每个通信节点形成网络形状的通信路径。

3. 发明公开

KR1019950025786A 반도체 기억 장치 失效
公开(公告)号：KR1019950025786A
公开(公告)日：1995-09-18
申请号：KR1019950002674
申请日：1995-02-14
申请人： 후지쯔 가부시끼가이샤 , 후지쓰브이엘에스아이가부시키가이샤
发明人： 이도다카아키 , 무라카미히로코 , 야마다겐지
IPC分类号： G11C11/407
摘要： 본 발명의 목적은 소비 전력을 저감하고, 데이타의 독출을 고속화할 수 있는 반도체 기억장치를 제공하는 것이다.
메모리 셀 어레이(1)는 복수의 워드선(WL), 복수의 비트선대(BL, 바 BL) 및 복수의 메모리 셀(C)을 구비한다. 워드선 선택회로(2)는 어드레스 신호(AD)에 따라서 워드선중 한 개를 선택한다. 비트선 선택회로(3)는 어드레스 신호(AD)에 따라서 복수의 비트선대를 선택적으로 센스 앰프(6)에 접속한다.
프리차지 제어 회로(5)는 앞에서 선택된 워드선과 다음에 선택된 워드선이 불일치일 때에만 모든 비트선대의 프리차지가 실시되도록 프리차지 회로(4)를 제어한다. 센스 앰프(6)는 셀 어레이(1)에서 독출된 에이타를 증폭한다.

4. 发明授权

KR100745005B1 반도체 장치, 반도체 장치의 시험 방법 및 반도체 장치시험 시스템 失效
标题翻译：半导体器件的测试方法和测试系统
公开(公告)号：KR100745005B1
公开(公告)日：2007-08-02
申请号：KR1020020002029
申请日：2002-01-14
申请人： 후지쯔 가부시끼가이샤
发明人： 다케시게마사유키 , 히비노스미타카 , 야마다겐지
IPC分类号： G11C29/00
CPC分类号： G11C29/40
摘要： 본 발명은 판정 오류가 적고, 복수의 메모리 회로에 대한 시험 시간을 단축할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
어드레스 디코더(12)는 시험 모드시에 CPU(11)가 하나의 메모리 회로를 액세스하기 위한 어드레스 신호(ADD)에 기초하여 제1∼제4 메모리 회로(RAM0∼RAM3)를 동시에 선택하도록 복수의 선택 신호(SEL0∼SEL3)를 생성한다. 멀티플렉서(13)는 CPU(11)가 액세스하는 하나의 메모리 회로로부터의 판독 데이터를 그 CPU(11)로 출력한다. CPU(11)는 기록 데이터와 판독 데이터가 일치하는지 여부를 확인하고 확인 신호(K1)를 출력한다. 비교기(14)는 제1∼제4 메모리 회로(RAM0∼RAM3)로부터 각각 판독된 판독 데이터(RD0∼RD3)를 비교하여 판정 신호(K2)를 출력한다.

5. 发明公开

KR1020020095028A 반도체 장치, 반도체 장치의 시험 방법 및 반도체 장치시험 시스템 失效
标题翻译：半导体器件，半导体器件的测试方法和半导体器件测试系统
公开(公告)号：KR1020020095028A
公开(公告)日：2002-12-20
申请号：KR1020020002029
申请日：2002-01-14
申请人： 후지쯔 가부시끼가이샤
发明人： 다케시게마사유키 , 히비노스미타카 , 야마다겐지
IPC分类号： G11C29/00
CPC分类号： G11C29/40
摘要： PURPOSE: To provide a semiconductor device capable of shortening the time for testing, to two or more memory circuits with few misjudgment. CONSTITUTION: An address decoder 12 generates two or more selection signals SEL0-SEL3, so as to simultaneously select first to fourth memory circuits RAM 0-RAM3, on the basis of an address signal ADD for accessing to the memory circuit by a CPU 11 in testing mode. A multiplexer 13 outputs the read data from the one memory circuit to be accessed by the CPU 11 to the CPU 11. The CPU 11 confirms whether write data match the read data, and outputs a confirmation signal K1. A comparator 14 compares the read data RD0-RD3 read from the memory circuits RAM0-RAM3, respectively, and outputs a judgment signal K2.
摘要翻译：目的：提供能够缩短测试时间的半导体器件到两个或多个具有很少误判的存储器电路。构成：地址解码器12基于用于由CPU 11访问存储电路的地址信号ADD，同时选择第一至第四存储电路RAM0-RAM3，生成两个或更多个选择信号SEL0-SEL3 测试模式。复用器13将来自CPU11的一个存储器电路的读取数据输出到CPU 11.CPU 11确认写入数据是否与读取的数据相匹配，并且输出确认信号K1。比较器14分别比较从存储器电路RAM0-RAM3读取的读取数据RD0-RD3，并输出判断信号K2。

6. 发明授权

KR100175192B1 반도체 기억 장치 失效
标题翻译：具有减少消耗功率的双向线路前置放大器的半导体存储器件
公开(公告)号：KR100175192B1
公开(公告)日：1999-04-01
申请号：KR1019950002674
申请日：1995-02-14
申请人： 후지쯔 가부시끼가이샤 , 후지쓰브이엘에스아이가부시키가이샤
发明人： 이도다카아키 , 무라카미히로코 , 야마다겐지
IPC分类号： G11C11/407
CPC分类号： G11C7/12 , G11C11/419
摘要： 본 발명의 목적은 소비 전력을 저감하고, 데이타의 독출을 고속화할 수 있는 반도체 기억 장치를 제공하는 것이다.
메모리 셀 어레이(1)는 복수의 워드선(WL), 복수의 비트선대(BL, 바 BL) 및 복수의 메모리 셀(C)을 구비한다. 워드선 선택 회로(2)는 어드레스 신호(AD)에 따라서 워드선중 한개를 선택한다. 비트선 선택 회로(3)는 어드레스 신호(AD)에 따라서 복수의 비트선대를 선택적으로 센스 앰프(6)에 접속한다.
프리차지 제어 회로(5)는 앞에서 선택된 워드선과 다음에 선택된 워드선이 불일치일 때에만 모든 비트선대의 프리차지가 실시되도록 프리차지 회로(4)를 제어한다.
센스 앰프(6)는 셀 어레이(1)에서 독출된 데이타를 증폭한다.

7. 发明授权

KR100043837B1 중앙처리장치 失效
标题翻译：中央处理单元
公开(公告)号：KR100043837B1
公开(公告)日：1991-08-27
申请号：KR1019870700861
申请日：1987-01-27
申请人： 후지쯔 가부시끼가이샤
发明人： 무라까미죠오지 , 야마다겐지 , 이소베히데끼 , 이가라시도시유끼 , 구보요시히로
IPC分类号： G06F9/30

8. 发明授权

KR1019910001708B1 중앙처리장치 失效
标题翻译：中央处理器
公开(公告)号：KR1019910001708B1
公开(公告)日：1991-03-19
申请号：KR1019870700861
申请日：1987-01-27
申请人： 후지쯔 가부시끼가이샤
发明人： 무라까미죠오지 , 야마다겐지 , 이소베히데끼 , 이가라시도시유끼 , 구보요시히로
IPC分类号： G06F9/30
CPC分类号： G06F9/30043
摘要： 내용 없음.

9. 发明授权

KR100039303B1 마이크로 컴퓨터의 레지스터 데이타용 고속스택회로 失效
公开(公告)号：KR100039303B1
公开(公告)日：1991-01-24
申请号：KR1019860003843
申请日：1986-05-17
申请人： 후지쯔 가부시끼가이샤
发明人： 야마다겐지
IPC分类号： G06F12/00 , G06F9/46

10. 发明授权

KR1019900005553B1 마이크로 컴퓨터의 레지스터 데이타용 고속스택회로 失效
标题翻译：微电脑寄存器数据的高速堆栈电路
公开(公告)号：KR1019900005553B1
公开(公告)日：1990-07-31
申请号：KR1019860003843
申请日：1986-05-17
申请人： 후지쯔 가부시끼가이샤
发明人： 야마다겐지
IPC分类号： G06F12/00 , G06F9/46
CPC分类号： G06F9/462 , G06F9/4486
摘要： A random access memory and a central processing apparatus are mounted on one chip. The RAM and CPU are connected by a bus line. Bit lines of the memory are extended to internal registers of the central processing apparatus and a connecting portion which can read and write is provided between them. Thus, when the data of the internal registers is stacked, one word line of the memory is selected and each bit of the data is transferred at the same time to a memory cell group connected to the word line through the extended bit line of the memory.
摘要翻译：随机存取存储器和中央处理装置安装在一个芯片上。 RAM和CPU通过总线连接。存储器的位线被扩展到中央处理装置的内部寄存器，并且在它们之间提供可以读写的连接部分。因此，当内部寄存器的数据被堆叠时，选择存储器的一个字线并且数据的每个位同时被传送到通过存储器的扩展位线连接到字线的存储单元组。

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