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1. 发明授权

KR100261304B1 고속 병렬-직렬 변환장치 失效
标题翻译：高速并联串联转换器
公开(公告)号：KR100261304B1
公开(公告)日：2000-07-01
申请号：KR1019970067119
申请日：1997-12-09
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 김진영 , 박권철 , 이범철
IPC分类号： H03M9/00
摘要： PURPOSE: A high speed parallel-serial converter is provided which generates a parallel load signal indicating a point of time at which input parallel data is converted into serial data and checks the timing of the parallel load signal, to convert the parallel data into the serial data when the parallel load signal is in a stable section and to convert the parallel data into the serial data using a newly generated parallel load signal when the parallel load signal is out of the stable section. CONSTITUTION: A bit synchronization and parallel load signal generator(101) generates a parallel load signal that indicates a point of time at which parallel data is converted into serial data. The parallel load signal is synchronized with a bit clock for every byte period of the parallel data, and has a width of bit period. A counter(103) displays and outputs a section to which the parallel load signal belongs on the basis of the byte period for accurate data conversion, and generates new parallel load signals. A controller(102) compares the parallel load signal with the section generated by the counter to check if the parallel load signal belongs to the section. A selector(104) outputs the parallel load signal when the signal is in the stable section and outputs the parallel load signal generated by the counter to a parallel-serial conversion register(105) when the signal is out of the section. The parallel-serial conversion register converts input parallel data into serial data using the final parallel load signal output from the selector.
摘要翻译：目的：提供一种高速并行串行转换器，它产生并行负载信号，指示输入并行数据转换成串行数据的时间点，并检查并行负载信号的定时，将并行数据转换为串行数据当并行负载信号处于稳定区间时，并行负载信号处于稳定区间，并且当并行负载信号超出稳定区间时，使用新产生的并行负载信号将并行数据转换为串行数据的数据。构成：位同步和并行负载信号发生器（101）产生并行负载信号，其指示并行数据被转换成串行数据的时间点。并行负载信号与并行数据的每个字节周期的位时钟同步，并具有位周期的宽度。基于用于精确数据转换的字节周期，计数器（103）显示并输出并行负载信号所属的部分，并产生新的并行负载信号。控制器（102）将并行负载信号与由计数器产生的部分进行比较，以检查并联负载信号是否属于该部分。当信号处于稳定部分时，选择器（104）输出并行负载信号，并且当信号超出该部分时，由计数器产生的并行负载信号输出到并行 - 串行转换寄存器（105）。并行串行转换寄存器使用从选择器输出的最终并行负载信号将输入并行数据转换为串行数据。

2. 发明授权

KR100198448B1 NB2P 부호화 장치 및 NB2P 복호화 장치 失效
标题翻译： NB2P编码器和NB2P解码器
公开(公告)号：KR100198448B1
公开(公告)日：1999-06-15
申请号：KR1019960068948
申请日：1996-12-20
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 김진영 , 이범철 , 박권철
IPC分类号： H04B3/04
CPC分类号： H03M13/63 , H03M5/08 , H03M13/11 , H03M13/31
摘要： 본 발명은 전송선로에서 전송 및 데이터 복구를 용이하게 하는 선로부호의 기능과, 복구된 데이터에서 오류검출을 할 수 있는 채널 부호의 기능을 겸비한 nB2P 부호화 장치 및 복호화 장치에 관한 것이다. 그 목적은 전송 비트 속도가 작게 증가되고 부호기, 복호기 및 선로 등에서 발생한 비트오류를 검출하기 위해서 별도의 채널부호를 사용하지 않고 바이트 동기를 위한 유일한 신호를 만들어 간단하게 바이트 동기를 구현하며 부호 및 복호를 아주 간단하게 구현하는 데에 있다. 부호화 장치는 바이트로 구성된 데이터를 홀수 개의 비트로 두 개의 니블이 구성되게 나누고, 두 니블에 대해서 각각의 니블마다 홀수 패리티를 1 비트씩 추가하여, 1 비트씩 추가된 두 개의 니블로 구성된 바이트를 새롭게 형성하고, 블록의 동기를 구별하기 위해서 전송되는 데이터에서 비트 패턴이 유일한 부호화된 데이터를 생성한다. 복호화 장치는 입력되는 비트 열로부터 블록 동기 신호를 검출하여, 비트 열을 바이트로 바꾸고, 부호화 장치에서 나눈 니블 단위로 나눈 뒤에 홀수 패리티를 확인하고, 각 니블에서 패리티를 제거하여 본래의 바이트로 복구한다.

3. 发明授权

KR100283626B1 지터 흡수 및 직렬-병렬 변환장치 失效
标题翻译：抖动吸收和串并变压器
公开(公告)号：KR100283626B1
公开(公告)日：2001-03-02
申请号：KR1019980052952
申请日：1998-12-03
申请人： 주식회사 케이티 , 한국전자통신연구원
发明人： 김진영 , 김성도 , 정희범
IPC分类号： H04L7/00
摘要： 본 발명의 목적은 고속 데이터 전송에서, 전송 선로가 이상적이지 못하기 때문에 나타나는 지터를 간단한 쉬프트 레지스터로 구성된 완충 버퍼를 이용하여 흡수하고, 동시에, 입력 직렬 데이터에서 추출한 클럭에 독립적인 외부 입력 클럭을 이용하여 데이터를 완충 버퍼에서 읽어내며, 또한 이 클럭을 이용하여 입력 직렬 데이터의 지터가 존재하지 않는 병렬 데이터로 출력하도록 하는 지터 흡수 및 직렬-병렬 변환장치를 제공함에 있다. 이와같은 본 발명은 완충 버퍼(elastic buffer)와 직렬-병렬 변환 장치를 결합함으로써, 고속 회로에서 중요한 요소인 간단한 회로 구성으로 구현이 가능하고, 디지털 회로로만 구성되어 있기 때문에 직접회로가 가능하며, 쉬프트레지스터와 타이밍 신호 장치만 변경하면 슬립 비트(slip bit)수를 증가시킬 수 있는 효과가 있다.

4. 发明公开

KR1019990048445A 고속 병렬-직렬 변환장치 失效
标题翻译：高速并行至串行转换器
公开(公告)号：KR1019990048445A
公开(公告)日：1999-07-05
申请号：KR1019970067119
申请日：1997-12-09
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 김진영 , 박권철 , 이범철
IPC分类号： H03M9/00
摘要： 본 발명은 고속 병렬-직렬 변환장치(High Speed Parallel to Serial Converter)에 관한 것으로, 이와같은 본 발명은 병렬 데이터의 각 바이트 시간 간격(Byte Period)마다 비트 클럭에 동기 되고 단위 비트 시간 폭을 갖는 신호를 생성하여 병렬 데이터의 직렬 변환 시점을 표시하는 병렬 로드 신호를 생성하고, 이 생성된 병렬 로드 신호의 타이밍을 검사하여 생성된 병렬 로드 신호가 정확한 병렬-직렬 변환을 위하여 바이트 시간을 기준으로 안정된 구간 내에서 생성 되었으면 이를 이용하여 병렬 데이터를 직렬 데이터로 변환하고 구간을 벗어 났을 때는 바이트 시간을 기준으로 안정된 구간에서 생성된 새로운 병렬 로드 신호를 이용하여 병렬 데이터를 직렬 데이터로 변환 함으로써 고속에서도 정확한 직렬 데이터를 발생할 수 있는 효과가 있다.
아울러, 본 발명은 바이트 클럭 지터의 크기가 비트 클럭의 단위 시간(Bit Clock Priod)보다 큰 경우에도 안정되게 동작하며 바이트 클럭과 비트 클럭의 주파수 차이가 클수록 안정되게 동작 하며 바이트 클럭과 비트 클럭의 위상을 독립적으로 할 수 있는 장점을 가진다.

5. 发明授权

KR100173212B1 우회링크를 이용한 출력버퍼형 비동기전달모드 스위칭장치 失效
标题翻译：带有旁路链路的输出缓冲异步传输模式开关
公开(公告)号：KR100173212B1
公开(公告)日：1999-03-30
申请号：KR1019960033061
申请日：1996-08-08
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 김진영 , 이정희 , 박권철 , 윤현수 , 조기호
IPC分类号： H04L12/707 , H04L12/24 , H04L12/54 , H04L12/70
摘要： 1. 청구범위에 기재된 발명이 속한 기술분야
출력버퍼형 비동기전달모드 스위칭장치.
2. 발명이 해결하려고 하는 기술적 과제
ATM 스위칭장치가 NxN일 때 셀의 주소를 동일한 크기의 부분 주소 n개로 분할하여 부분 주소별로 순차적으로 라우팅하다 충돌이 발생했을 때, 충돌 발생시의 부분 주소부터 다시 라우팅할 수 있는 우회링크를 이용한 출력버퍼형 ATM 스위칭장치를 제공하고자함.
3. 발명의 해결방법의 요지
출력버퍼형 ATM 스위치망에 있어 스위칭 단간에 우회링크를 구비하여 입력된 셀의 출력 주소를 임의의 크기의 부분 주소로 분할하고, 포인터에 따라 라우팅시 충돌이 발생한 셀들은 우회 링크를 통해 포인터 값의 변화없이 출력하고, 우회 링크도 점유되어 해당 부분 주소와는 다른 정상 링크로 출력되는 셀들은 포인터의 값을 초기값으로 하여 출력하고, 셀이 목적 정상 링크를 통해 다음 스위칭 단으로 출력되면 포인터 값을 1감소시켜 출력하여 최종적으로 포인터 값이 0이되면 해당 출력단의 출력버퍼를 통해 출력되도록 함.
4. 발명의 중요한 용도
스위칭장치에 이용됨.

6. 发明公开

KR1019980050169A NB2P 부호화 장치 및 NB2P 복호화 장치 失效
标题翻译： NB2P编码装置和NB2P解码装置
公开(公告)号：KR1019980050169A
公开(公告)日：1998-09-15
申请号：KR1019960068948
申请日：1996-12-20
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 김진영 , 이범철 , 박권철
IPC分类号： H04B3/04
摘要： 본 발명은 전송선로에서 전송 및 데이터 복구를 용이하게 하는 선로부호의 기능과, 복구된 데이터에서 오류검출을 할 수 있는 채널부호의 기능을 겸비한 nB2P 부호화 장치 및 복호화 장치에 관한 것이다. 그 목적은 전송 비트속도가 작게 증가되고 부호기, 복호기 및 선로 등에서 발생한 비트오류를 검출하기 위해서 별도의 채널부호를 사용하지 않고 바이트 동기를 위한 유일한 신호를 만들어 간단하게 바이트 동기를 구현하며 부호 및 복호를 아주 간단하게 구현하는 데에 있다. 부호화 장치는 바이트로 구성된 데이터를 홀수 개의 비트로 두 개의 니블이 구성되게 나누고, 두 너블에 대해서 각각의 니블마다 홀수 패리티를 1 비트씩 추가하여, 1 비트씩 추가된 두 개의 니블로 구성된 바이트를 새롭게 형성하고, 블록의 동기를 구별하기 위해서 전송되는 테이터에서 비트 패턴이 유일한 부호화된 데이터를 생성한다. 복호화 장치는 입력되는 비트 열로부터 블록 동기 신호를 검출하여, 비트 열을 바이트로 바꾸고, 부호화 장치에서 나눈 니블 단위로 나눈 뒤에 홀수 패리티를 확인하고, 각 니블에서 패리티를 제거하여 본래의 바이트로 복구한다.

7. 发明公开

KR1020000038090A 지터 흡수 및 직렬-병렬 변환장치 失效
标题翻译：抖动吸收和串联并联转换装置
公开(公告)号：KR1020000038090A
公开(公告)日：2000-07-05
申请号：KR1019980052952
申请日：1998-12-03
申请人： 주식회사 케이티 , 한국전자통신연구원
发明人： 김진영 , 김성도 , 정희범
IPC分类号： H04L7/00
摘要： PURPOSE: A jitter absorption and serial-parallel conversion device is provided to simplify a structure of a circuit by combining an elastic buffer and a serial-parallel converter. CONSTITUTION: A jitter absorption and serial-parallel conversion device comprises a timing signal generator(102), a first and a second shift register(101,102), a 2:1 selector(104), a 1 byte register(105), and a 2 byte register(106). The timing signal generator generates a selection signal and a parallel load signal as a timing signal. The first and the second shift registers comprise a first to a fourth flipflop to store serial data. The 2:1 selector outputs selectively the input data stored in the first and the second shift registers. The 1-byte register converts the data output from the 2:1 selector to parallel data. The 2 byte register latches the parallel data output from the 1 byte register.
摘要翻译：目的：提供抖动吸收和串并转换装置，通过组合弹性缓冲器和串并联转换器来简化电路的结构。构成：抖动吸收和串并转换装置包括定时信号发生器（102），第一和第二移位寄存器（101,102），2：1选择器（104），1字节寄存器（105）和 2字节寄存器（106）。定时信号发生器产生选择信号和并行负载信号作为定时信号。第一和第二移位寄存器包括用于存储串行数据的第一至第四触发器。 2：1选择器选择性地输出存储在第一和第二移位寄存器中的输入数据。 1字节寄存器将从2：1选择器输出的数据转换为并行数据。 2字节寄存器锁存从1字节寄存器输出的并行数据。

8. 发明授权

KR100258093B1 비동기 전송모드 스위치의 버퍼 동기장치 失效
标题翻译： ATM交换缓冲区同步
公开(公告)号：KR100258093B1
公开(公告)日：2000-06-01
申请号：KR1019970065712
申请日：1997-12-03
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 전용일 , 김진영 , 박권철
IPC分类号： H04L7/02
摘要： PURPOSE: A device of synchronizing buffer of an ATM switch is provided to reduce the number of devices and the number of the pins of the switch by using an output buffer ATM switch as a master/slave , and by synchronizing reading and writing the cell storage buffer. CONSTITUTION: In a device of synchronizing buffer of an ATM switch, a section of input synchronization, multiplexing and extracting header data(39) synchronizes and multiplexes a cell data of bit streams and extracts the header data. The extracted head data is sent to a routing controller(311) and the cell data is sent to a buffer controller. The routing controller(311) produces a write/read request signal(35) responding to the received header data and sends the signal to a cell buffer controller(310). The cell buffer controller(310) produces a cell buffer control signal, that is, selection/write/read address responding to the routing controller(311). A master switching device reads or writes into the cell buffer using the cell buffer control signal and sends the control signal to a slave switching device. The slave switching device reads or writes into the cell buffer with the control signal sent from the master switching device not with a cell buffer control signal(36) the slave switching device has created on its own. Cells(37) read from the buffer are reverse multiplexed and converted by a reverse multiplexor/parallel-serial convertor(312).
摘要翻译：目的：提供ATM交换机同步缓冲器的装置，通过使用输出缓冲器ATM交换机作为主/从机，通过同步读取和写入存储单元来减少设备数量和交换机引脚数量缓冲。构成：在ATM交换机的同步缓冲器的设备中，输入同步，复用和提取标题数据（39）的一部分同步并复用位流的单元数据并提取标题数据。提取的头数据被发送到路由控制器（311），并且小区数据被发送到缓冲器控制器。路由控制器（311）产生响应于所接收的报头数据的写/读请求信号（35），并将信号发送到信元缓冲控制器（310）。单元缓冲器控制器（310）产生单元缓冲器控制信号，即响应于路由控制器（311）的选择/写/读地址。主交换设备使用单元缓冲器控制信号读取或写入单元缓冲器，并将控制信号发送到从设备。从设备开关设备以从主交换设备发送的控制信号不用从属交换设备自己创建的单元缓冲控制信号（36）读或写入单元缓冲器。从缓冲器读取的单元（37）被反向多路复用并由反向多路复用器/并行串行转换器（312）转换。

9. 发明公开

KR1019990047351A 비동기 전송모드 스위치의 버퍼 동기장치 失效
标题翻译：异步传输模式开关的缓冲同步器
公开(公告)号：KR1019990047351A
公开(公告)日：1999-07-05
申请号：KR1019970065712
申请日：1997-12-03
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 전용일 , 김진영 , 박권철
IPC分类号： H04L7/02
摘要： 본 발명은 비트분할출력 버퍼형 ATM스위치의 버퍼동기장치에 관한 것으로서, 별도의 제어소자없이 분할된 입력셀의 각 비크들이 동기되어 버퍼에 쓰고 읽기 위해 각 비트들을 저장하기 위한 버퍼수단, 버퍼선택신호와 쓰기번지를 생성하는 쓰기신호생성수단, 쓰기신호생성수단에서 출력되는 제어신호를 부호화하는 쓰기신호 부호화수단, 부호화된 쓰기신호를 보드상의 전달과정에서의 오류유무를 확인할 수 있도록 신호를 생성하는 출력쓰기신호보호비트생성수단, 입력되는 쓰기신호를 보드상의 전달과정에서의 오류를 확인하는 입력쓰기신호 보호비트확인수단, 입력쓰기신호 보호비트확인수단에서 출력되는 쓰기신호를 복호화하여 쓰기번지와 버퍼선택신호를 추출하는 입력쓰기신호 복호화수단, 버퍼수단에 읽기 제어신호를 생성하는 읽기신호� �성수단, 읽기신호생성수단에서 출력되는 제어신호를 부호화하는 읽기신호부호화수단, 부호화된 제어신호를 보드상의 전달과정에서의 오류유무를 확인할 수 있도록 신호를 생성하는 출력읽기신호 보호비트 생성수단, 입력되는 읽기신호를 보드상의 전달과정에서의 오류룰 확인하는 입력읽기신호 보호비트 확인수단, 입력 읽기신호 보호비트 확인수단에서 출력되는 제어신호를 복호화하여 읽기번지와 버퍼선택신호를 추출하는 읽기신호복호화수단으로 구성함으로써, 스위치동작의 안정성을 확인할 뿐만 아니라 스위치 보드내의 소자수와 핀 수를 줄일 수 있는 효과가 있다.

10. 发明公开

KR1019980014202A 우회링크를 이용한 출력버퍼형 비동기전달모드 스위칭장치 失效
公开(公告)号：KR1019980014202A
公开(公告)日：1998-05-25
申请号：KR1019960033061
申请日：1996-08-08
申请人： 한국전자통신연구원 , 주식회사 케이티
发明人： 김진영 , 이정희 , 박권철 , 윤현수 , 조기호
IPC分类号： H04L12/707 , H04L12/24 , H04L12/54 , H04L12/70
摘要： 1. 청구범위에 기재된 발명이 속한 기술분야
출력버퍼형 비동기전달모드 스위칭장치.
2. 발명이 해결하려고 하는 기술적 과제
ATM 스위칭장치가 NxN일 때 셀의 주소를 동일한 크기의 부분 주소 n개로 분할하여 부분 주소별로 순차적으로 라우팅하다 충돌이 발생했을 때, 충돌 발생시의 부분 주소부터 다시 라우팅할 수 있는 우회링크를 이용한 출력버퍼형 ATM 스위칭장치를 제공하고자함.
3. 발명의 해결방법의 요지
출력버퍼형 ATM 스위치망에 있어 스위칭 단간에 우회링크를 구비하여 입력된 셀의 출력 주소를 임의의 크기의 부분 주소로 분할하고, 포인터에 따라 라우팅시 충돌이 발생한 셀들은 우회 링크를 통해 포인터 값의 변화없이 출력하고, 우회 링크도 점유되어 해당 부분 주소와는 다른 정상 링크로 출력되는 셀들은 포인터의 값을 초기값으로 하여 출력하고, 셀이 목적 정상 링크를 통해 다음 스위칭 단으로 출력되면 포인터 값을 1감소시켜 출력하여 최종적으로 포인터 값이 0이되면 해당 출력단의 출력버퍼를 통해 출력되도록 함.
4. 발명의 중요한 용도
스위칭장치에 이용됨.

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