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1. 发明授权

KR100454215B1 밴드갭 기준전압 발생회로의 스타트업 회로 有权
标题翻译： 밴드갭기준전압발생회로의스타트업회로
公开(公告)号：KR100454215B1
公开(公告)日：2004-10-26
申请号：KR1020010062346
申请日：2001-10-10
申请人： 한국전자통신연구원 , 브이케이 주식회사
发明人： 권종기 , 정희범 , 조한진
IPC分类号： G05F3/26
摘要： PURPOSE: A startup circuit of a bandgap reference voltage generation circuit is provided to perform easily control operations according to signal modes and reduce the power consumption by simplifying a total structure of the startup circuit. CONSTITUTION: A P-type MOSFET(101) includes a source connected with a supply voltage terminal(VDD) and a gate connected with an earth portion. One end of a switch(110) is connected with a drain of the P-type MOSFET(101). The other end of the switch(110) is connected with a drain and a gate of the first N-type MOSFET(102). The switch(110) is turned on or off according to an external enable signal(EN). A current mirror(MR1) is formed with the first N-type MOSFET(102) and the second N-type MOSFET(103). The third N-type MOSFET(104) has a gate and a drain connected with a source of the first N-type MOSFET(102). An output terminal is formed at a drain of the second N-type MOSFET(103).
摘要翻译：目的：提供带隙参考电压产生电路的启动电路，以根据信号模式容易地执行控制操作，并通过简化启动电路的总体结构来降低功耗。构成：P型MOSFET（101）包括与电源电压端（VDD）连接的源极和与接地部分连接的栅极。开关（110）的一端与P型MOSFET（101）的漏极连接。开关（110）的另一端与第一N型MOSFET（102）的漏极和栅极连接。开关（110）根据外部使能信号（EN）打开或关闭。电流镜（MR1）由第一N型MOSFET（102）和第二N型MOSFET（103）形成。第三N型MOSFET（104）具有与第一N型MOSFET（102）的源极连接的栅极和漏极。输出端形成在第二N型MOSFET（103）的漏极处。

2. 发明授权

KR100582560B1 디지털 통신용 채널 부호기 有权
标题翻译：通道编码器在数字通信
公开(公告)号：KR100582560B1
公开(公告)日：2006-05-23
申请号：KR1019990028261
申请日：1999-07-13
申请人： 한국전자통신연구원 , 브이케이 주식회사
发明人： 임인기 , 김경수 , 조한진
IPC分类号： H03M13/00
摘要： 본 발명은 데이터가 입력되고 프레임의 품질 지시자(Frame Quality Indicator : CRC) 를 생성하여 길쌈 부호화 (Convolutional Encoding) 및 인터리빙(interleaving)을 수행하는 채널 부호기의 구현에 관한 것이다. 입력 데이타를 입력 데이터 버퍼링용 RAM에 저장하고 이를 읽어 CRC를 생성하고 길쌈 부호화를 수행한 다음, 인터리빙 RAM을 사용한 인터리빙을 수행하는 기존의 설계 방식과는 달리, 메모리 사용량이 큰 인터리버 RAM을 사용하지 않고 프레임 입력 데이터 버퍼링용 RAM 2개를 교대로 사용하여 길쌈 부호화 및 인터리빙을 한번에 처리하기 위해 프레임 입력 데이터 레지스터로 부터 병렬 CRC 생성기를 사용하여 CRC를 계산하고 입력 데이터 버퍼링용 RAM에 데이터와 함께 계산된 CRC 출력을 저장하는 채널 부호기 설계 방법에 관한 것이다. 따라서 본 발명의 설계 방법은 프레임 입력 데이터 패킷 교환 시 프로토콜의 간편성 및 마진 확보, 채널 부호기의 하드웨어 사용량을 감소 시킬 수 있으므로 디지털 변조기 설계에 유용한 구조를 제공한다.

3. 发明公开

KR1020030032117A 밴드갭 기준전압 발생회로의 스타트업 회로 有权
标题翻译：带状基准电压发生电路的启动电路
公开(公告)号：KR1020030032117A
公开(公告)日：2003-04-26
申请号：KR1020010062346
申请日：2001-10-10
申请人： 한국전자통신연구원 , 브이케이 주식회사
发明人： 권종기 , 정희범 , 조한진
IPC分类号： G05F3/26
摘要： PURPOSE: A startup circuit of a bandgap reference voltage generation circuit is provided to perform easily control operations according to signal modes and reduce the power consumption by simplifying a total structure of the startup circuit. CONSTITUTION: A P-type MOSFET(101) includes a source connected with a supply voltage terminal(VDD) and a gate connected with an earth portion. One end of a switch(110) is connected with a drain of the P-type MOSFET(101). The other end of the switch(110) is connected with a drain and a gate of the first N-type MOSFET(102). The switch(110) is turned on or off according to an external enable signal(EN). A current mirror(MR1) is formed with the first N-type MOSFET(102) and the second N-type MOSFET(103). The third N-type MOSFET(104) has a gate and a drain connected with a source of the first N-type MOSFET(102). An output terminal is formed at a drain of the second N-type MOSFET(103).
摘要翻译：目的：提供带隙参考电压产生电路的启动电路，以便根据信号模式执行容易的控制操作，并通过简化启动电路的总体结构来降低功耗。构成：P型MOSFET（101）包括与电源电压端子（VDD）连接的源极和与接地部分连接的栅极。开关（110）的一端与P型MOSFET（101）的漏极连接。开关（110）的另一端与第一N型MOSFET（102）的漏极和栅极连接。开关（110）根据外部使能信号（EN）导通或关断。电流镜（MR1）与第一N型MOSFET（102）和第二N型MOSFET（103）形成。第三N型MOSFET（104）具有与第一N型MOSFET（102）的源极连接的栅极和漏极。输出端子形成在第二N型MOSFET（103）的漏极处。

4. 发明公开

KR1020010009726A 디지털 통신용 채널 부호기 有权
标题翻译： CHANNEL编码器用于数字通信
公开(公告)号：KR1020010009726A
公开(公告)日：2001-02-05
申请号：KR1019990028261
申请日：1999-07-13
申请人： 한국전자통신연구원 , 브이케이 주식회사
发明人： 임인기 , 김경수 , 조한진
IPC分类号： H03M13/00
CPC分类号： H03M13/2732 , H03M13/6502
摘要： PURPOSE: A channel encoder for the digital communication is provided to carry out a convolutional-encoding and an interleaving operation at once by using two LAMs for buffering a frame input data having the low memory usage alternately. CONSTITUTION: The device carries out a convolutional-encoding and interleaving operation of a frame input data at once by using two encoder RAMs(417). A microcontroller controls to store a frame input data input to a frame input data register(411) into the first encoder RAM(416) while parallel-inputs into a parallel CRC generator(412) generated by the number of a given CRC input bit and a production polynomial. A device carries out an XOR logic-operation of the input parallel CRC input value and the previous CRC state value to parallel calculate a desired CRC output value. A device stores the CRC output value with the frame data stored in the first encoder RAM and reads the stored CRC output value to carry out the convolutional encoding and the interleaving. The convolutional encoding and interleaving for the frame input data, and storing the next frame input data into the second encoder RAM are carried out at once.
摘要翻译：目的：提供用于数字通信的信道编码器，通过使用两个LAM来交替地缓冲具有低存储器使用的帧输入数据来一次执行卷积编码和交织操作。构成：该装置通过使用两个编码器RAM（417）一次执行帧输入数据的卷积编码和交织操作。微控制器控制将输入到帧输入数据寄存器（411）的帧输入数据存储到第一编码器RAM（416）中，同时并入输入到由给定CRC输入位的数量产生的并行CRC生成器（412）一个生产多项式。设备执行输入并行CRC输入值和先前CRC状态值的异或逻辑运算，以并行计算所需的CRC输出值。设备将CRC输出值与存储在第一编码器RAM中的帧数据进行存储，并读出所存储的CRC输出值，以执行卷积编码和交织。帧输入数据的卷积编码和交织，并将下一帧输入数据存储到第二编码器RAM中一次进行。

5. 发明公开

KR1020110068086A 지연 시간 최소화를 위한 ＬＵＴ 기반의 ＦＰＧＡ 기술 맵핑 방법 无效
标题翻译：基于LUT的FPGA技术映射方法，用于最小化延迟时间
公开(公告)号：KR1020110068086A
公开(公告)日：2011-06-22
申请号：KR1020090124921
申请日：2009-12-15
申请人： 한국전자통신연구원
发明人： 배영환 , 조한진 , 구본태
IPC分类号： G06F19/00 , G06F17/50
CPC分类号： G06F17/5054
摘要： PURPOSE: A method of FPGA technology mapping based on LUT for minimization of delay time is provided to improve the performance of the entire system by producing a cost function in which design area and time-delay are considered and a division cost function in which a dynamic programming method is applied. CONSTITUTION: A combinational logic circuit for the look-up table mapping(LUT mapping) is extracted from the input order circuit(S100). The arrival time of the input signal for the gate input and output of the combination logic circuit is calculated(S200). The combination logic circuit is converted to a DAG graph type(S300). A tree is divided based on the nodes which have two or more fan-out in the DAG graph(S400). The LUT circuit of the combination logic circuit is created by mapping the trees divided into dynamic program schemes(S500). A LUT net list is created by assigning the state memory elements to each of the flipflop of the LUT circuit(S600).
摘要翻译：目的：提供一种基于LUT的FPGA技术映射方法，以最小化延迟时间，通过产生考虑设计区域和时间延迟的成本函数以及分割成本函数来提高整个系统的性能，其中动态编程方法。构成：从输入顺序电路提取用于查找表映射（LUT映射）的组合逻辑电路（S100）。计算组合逻辑电路的栅极输入和输出的输入信号的到达时间（S200）。组合逻辑电路转换为DAG图形类型（S300）。基于在DAG图中具有两个或更多扇出的节点（S400），分割树。组合逻辑电路的LUT电路是通过映射划分为动态程序方案的树（S500）来创建的。通过将状态存储器元件分配给LUT电路的每个触发器来创建LUT网络列表（S600）。

6. 发明公开

KR1020100064332A ＤＶＣ의 움직임 필드 오류를 보정한 사이드 정보 생성 방법 및 이를 이용한 ＤＶＣ 디코더 无效
标题翻译：用于产生纠正运动的信息的方法使用相同的分布式视频编码和DVC解码器的错误
公开(公告)号：KR1020100064332A
公开(公告)日：2010-06-14
申请号：KR1020090111878
申请日：2009-11-19
申请人： 한국전자통신연구원
发明人： 이미영 , 조한진
IPC分类号： H04N19/90
CPC分类号： H04N19/395 , H04N19/176 , H04N19/521
摘要： PURPOSE: A method for generating side information which corrects a motion field error of distributed video coding and a DVC decoder using the same are provided to move the location of a motion compensation block corresponding to an error of a motion field, thereby increasing the accuracy of a current frame predictive result. CONSTITUTION: A motion field is extracted based on a block between a past frame and a future frame(S41). The location of a motion compensation block changes depending on an error of the motion field(S42). Motion compensation is performed based on the new location of the motion compensation block(S43). The location of the motion compensation block moves to position the motion field on the center of the motion compensation block of a current frame.
摘要翻译：目的：提供校正分布式视频编码的运动场误差的副信息的方法和使用其的DVC解码器，以移动与运动场的误差相对应的运动补偿块的位置，从而提高当前帧预测结果。构成：基于过去帧和未来帧之间的块提取运动场（S41）。运动补偿块的位置根据运动场的误差而变化（S42）。基于运动补偿块的新位置进行运动补偿（S43）。运动补偿块的位置移动以将运动场定位在当前帧的运动补偿块的中心。

7. 发明授权

KR100919886B1 영상 복호기에서 움직임 벡터 특성을 이용한 움직임 보상스킵 제어 장치 및 그 방법 失效
标题翻译：使用图像解码器运动矢量特征来控制运动补偿跳跃的装置和方法
公开(公告)号：KR100919886B1
公开(公告)日：2009-09-30
申请号：KR1020070100556
申请日：2007-10-05
申请人： 한국전자통신연구원
发明人： 이미영 , 조한진
IPC分类号： H04N19/139 , H04N19/51
摘要： 본 발명은 영상 복호기에서 움직임 벡터 특성을 이용한 움직임 보상 스킵 제어 장치 및 그 방법에 관한 것으로서, 매크로블록 파티션마다 영상 복호를 수행함에 있어서 움직임 벡터의 특성에 따라 움직임 보상 장치의 활성화 여부(스킵 여부)를 결정함으로써, 즉, 움직임 벡터가 정수 픽셀을 가리키는 경우에는 움직임 보상용 참조화면 영상(예를 들면, 과거화면 영상)을 움직임 보상 장치를 거치지 않고 직접적으로 화면 재구성 장치로 입력시킴으로써, 외부로의 데이터 전송 시간과 시스템 소비전력을 최소화하고자 한다.
이를 위하여, 본 발명은, 영상 복호기에서 움직임 벡터 특성을 이용한 움직임 보상 스킵(Skip) 제어 장치에 있어서, 영상 복호의 대상이 되는 각각의 매크로블록 파티션에 대하여, 움직임 벡터가 포함된 파티션 정보를 입력받기 위한 입력 수단; 상기 매크로블록 파티션마다, 상기 파티션 정보를 이용하여 해당 움직임 벡터가 가리키는 참조화면 영역('기본 참조화면 영역')을 계산하고, 상기 해당 움직임 벡터가 정수 픽셀을 지시하는지를 확인하기 위한 전처리 수단; 및 상기 해당 움직임 벡터의 정수 픽셀 지시 여부에 따라, 상기 기본 참조화면 영역에 기초한 움직임 보상용 참조화면 영역의 픽셀값을 움직임 보상 장치에 인가하거나 상기 움직임 보상 장치를 스킵하고 화면 재구성 장치에 인가하기 위한 스킵 제어 수단을 포함한다.

8. 发明授权

KR100912077B1 인트라 예측을 위한 적응적 영상데이터 읽기 제어 장치 및그 방법과, 그를 이용한 영상 복호를 위한 적응적 인트라예측 시스템 失效
标题翻译：用于自适应读取图像数据进行预测的装置和方法，以及使用其解码图像的自适应内插预测系统
公开(公告)号：KR100912077B1
公开(公告)日：2009-08-12
申请号：KR1020070092974
申请日：2007-09-13
申请人： 한국전자통신연구원
发明人： 박성모 , 조한진
IPC分类号： H04N19/11 , H04N19/42 , H04N19/51
摘要： 본 발명은 인트라 예측을 위한 적응적 영상데이터 읽기 제어 장치 및 그 방법과, 그를 이용한 영상 복호를 위한 적응적 인트라 예측 시스템에 관한 것으로서, 영상 복호를 위하여 메모리에 저장된 영상데이터의 읽기를 수행함에 있어서, 예측 대상 블럭의 해당 예측 모드가 수평/수직모드 또는 비(non) 수평/수직모드 중 어느 모드에 해당하는지를 기준으로 읽기 순위를 결정하고, 그 결정된 읽기 순위에 따라 해당 영상데이터의 읽기를 수행함으로써, 최소한의 연산량으로 신속하게 인트라 예측을 수행할 수 있게 하고자 한다.
이를 위하여, 본 발명은, 적응적 영상데이터 읽기 제어 장치에 있어서, 인트라 예측의 대상이 되는 예측 대상 블럭들에 대하여, 해당 예측 모드가 수평/수직모드 또는 비(Non) 수평/수직모드 중 어느 모드에 해당하는지를 기준으로 '해당 인트라 예측에 필요한 참조 데이터에 대한 읽기 순위'를 결정하기 위한 제어 수단; 상기 참조 데이터에 대한 읽기 어드레스를 생성하기 위한 읽기 어드레스 생성 수단; 및 상기 제어 수단에서 결정된 읽기 순위에 따라, 상기 읽기 어드레스 생성 수단에서 생성된 읽기 어드레스에 해당하는 영상데이터를 읽어들이기 위한 읽기모드 수행 수단을 포함한다.
인트라 예측, 영상데이터 읽기, 읽기 순위, 읽기 제어, 수평/수직 예측 모드, 비 수평/수직 예측 모드

9. 发明公开

KR1020090064934A 다중 복호기 시스템에서의 리소스 공유 스케줄 제어 장치및 그 장치에서의 리소스 공유 스케줄 제어 방법 失效
标题翻译：用于控制包括多余多媒体解码器在内的资源分配时间表的装置和用于控制资源共享控制时间表的设备分配资源分配方法
公开(公告)号：KR1020090064934A
公开(公告)日：2009-06-22
申请号：KR1020070132319
申请日：2007-12-17
申请人： 한국전자통신연구원
发明人： 이미영 , 조한진
IPC分类号： H04L12/771 , G06F9/50
CPC分类号： G06F9/5011 , G06F2209/5014
摘要： An apparatus for controlling a resource sharing schedule in a multi decoder system and a method for controlling the resource sharing schedule in the apparatus are provided to update resource state information stored in a storage unit according to a state change of resources, thereby shortening a decoding time. If allocation of a target resource is requested from a random source resource, a controller(110) allocates the target resource. The controller outputs information of the target resource to the source resource. The controller updates states of the resources. A resource sharing schedule control apparatus controls a resource sharing schedule by connecting with the resources in both directions to share resources between the multi decoders.
摘要翻译：提供一种用于控制多解码器系统中的资源共享调度的装置和用于控制该设备中的资源共享调度的方法，以根据资源的状态改变来更新存储在存储单元中的资源状态信息，从而缩短解码时间。如果从随机源资源请求目标资源的分配，则控制器（110）分配目标资源。控制器将目标资源的信息输出到源资源。控制器更新资源的状态。资源共享进度控制装置通过与两个方向上的资源连接来控制资源共享计划，以在多个解码器之间共享资源。

10. 发明公开

KR1020090004266A 자체 제어 기능을 갖는 기능 모듈 및 이의 동작 제어방법과, 이를 이용한 시스템 无效
标题翻译：自控功能模块及其控制方法及系统
公开(公告)号：KR1020090004266A
公开(公告)日：2009-01-12
申请号：KR1020070068345
申请日：2007-07-06
申请人： 한국전자통신연구원
发明人： 김원종 , 김승철 , 조한진
IPC分类号： G06F9/06 , G06F9/00
CPC分类号： G06F9/3867
摘要： A self-controlled function module, a control method thereof and a system using the same are provided to enable the self-operation of each function module by making the module confirm the processing state of input data, input parameter and output data so that the processing standby time of the function module may be minimized and the system efficiency may be improved. A data input unit(100) consists of a general memory and a memory control logic. When data are inputted into a data input memory, the data input unit transfers the status information of a memory to an operational control unit(110). A data output unit(130) comprises a general memory and a memory control logic. The data output unit transceives a control signal with a data input unit of a functional module and transfers stored data to the data input unit of the functional module. The data output unit transfers the status information of a memory to an operational controller, and a function processing unit(120) process a necessary function after receiving the control of a operational controller.
摘要翻译：提供了一种自我控制功能模块，其控制方法和使用该自我控制功能模块的系统，通过使模块确认输入数据，输入参数和输出数据的处理状态，使每个功能模块的自我操作使得处理可以使功能模块的待机时间最小化，并且可以提高系统效率。数据输入单元（100）由通用存储器和存储器控制逻辑组成。当数据被输入到数据输入存储器中时，数据输入单元将存储器的状态信息传送到操作控制单元（110）。数据输出单元（130）包括通用存储器和存储器控制逻辑。数据输出单元利用功能模块的数据输入单元收发控制信号，并将存储的数据传送到功能模块的数据输入单元。数据输出单元将存储器的状态信息传送到操作控制器，功能处理单元（120）在接收到操作控制器的控制之后处理必要的功能。

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