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1. 发明授权

KR101075286B1 프로세서에서의 스택-기반 메모리 사용의 관리 有权
标题翻译：基于堆栈的内存管理在处理器中的使用
公开(公告)号：KR101075286B1
公开(公告)日：2011-10-19
申请号：KR1020040045879
申请日：2004-06-19
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쇼블제라르 , 라쎄르세르쥬 , 덩베르노도미니끄 , 꾸셀라마이자 , 카빌리끄질베르 , 르쏘쟝필립 , 바나뜨르미셸 , 루또쨩-쁠 , 마주르살람 , 빠랭프레데릭
IPC分类号： G06F9/00 , G06F12/00
CPC分类号： G06F9/30181 , G06F9/30047 , G06F9/3824 , G06F12/0802 , G06F12/126 , G06F2212/2515 , Y02D10/13
摘要： 데이터서브시스템이, 외부메모리로부터의라인페치들이억제되는스크래치패드메모리(scratchpad memory) 또는캐시메모리(cache memory)로서동작하는지 여부에대해판정하는단계와, 상기데이터서브시스템으로하여금그 판정에따라캐시또는스크래치패드메모리중 하나로서동작하도록제어비트를프로그래밍하는단계를포함하는방법이개시된다. 다른실시예들도개시되어있다.

2. 发明公开

KR1020040111163A 명령의 시맨틱의 동적 변경 无效
标题翻译：基于可编程信息动态更改指令语句的方法和处理器
公开(公告)号：KR1020040111163A
公开(公告)日：2004-12-31
申请号：KR1020040045491
申请日：2004-06-18
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쇼블,제라드 , 라쎄르세르쥬 , 덩베르노도니미끄 , 꾸셀라마이자 , 카빌리끄질베르 , 르쏘쟝필립 , 바나뜨르미셸 , 루또쟝-뽈 , 마주르살람 , 빠랭프레데릭
IPC分类号： G06F9/22
CPC分类号： G06F11/3466 , G06F9/30087 , G06F9/30174 , G06F9/30189 , G06F2201/865 , G06F2201/88
摘要： PURPOSE: A method and a processor for dynamically changing semantic of an instruction based on programmable information are provided to monitor a code determining a performance related to the instruction or change of instruction operation based on the programmable information separated from the instruction. CONSTITUTION: The processor includes an instruction fetch logic(154) searching the instruction from a memory, a decode logic(152) connected to the instruction fetch logic, and a vector table accessible to the decode logic and including multiple entries. Each entry is equipped with a configuration bit corresponding/related to the instruction. The configuration bit specifies whether the related instruction is replaced with other instruction sequence. The entry of the configuration bit specifying replacement of the related instruction includes a pointer for other instruction sequence.
摘要翻译：目的：提供一种用于基于可编程信息来动态地改变指令语义的方法和处理器，用于基于与指令分离的可编程信息来监视确定与指令相关的性能或改变指令操作的代码。构成：处理器包括从存储器搜索指令的指令取出逻辑（154），连接到指令提取逻辑的解码逻辑（152）以及解码逻辑可访问并包括多个条目的向量表。每个条目都配有与该指令相对应的配置位。配置位指定相关指令是否被其他指令序列替换。指定相关指令的替换的配置位的输入包括用于其他指令序列的指针。

3. 发明公开

KR1020040111193A 프로세서에서의 스택-기반 메모리 사용의 관리 有权
标题翻译：用于使用数据子系统管理基于堆栈的存储器处理器的处理器和方法
公开(公告)号：KR1020040111193A
公开(公告)日：2004-12-31
申请号：KR1020040045879
申请日：2004-06-19
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쇼블제라르 , 라쎄르세르쥬 , 덩베르노도미니끄 , 꾸셀라마이자 , 카빌리끄질베르 , 르쏘쟝필립 , 바나뜨르미셸 , 루또쨩-쁠 , 마주르살람 , 빠랭프레데릭
IPC分类号： G06F9/00 , G06F12/00
CPC分类号： G06F9/30181 , G06F9/30047 , G06F9/3824 , G06F12/0802 , G06F12/126 , G06F2212/2515 , Y02D10/13
摘要： PURPOSE: A processor and a method for managing stack-based memory use on the processor using a data subsystem are provided to program a control bit to be operated as one of a cache memory or a scratchpad memory depending on judgment that the data subsystem program is operated as the scratchpad memory or the cache memory restricting line fetches from an external memory. CONSTITUTION: A core(120) accesses a main memory by generating memory addresses and operates multiple methods respectively using a set of local variables. A cache subsystem includes a multi-line data memory holding a continuous memory block defined by the address stored in a register. Each line has a related valid bit and a dirty bit. The valid/dirty bits represent that the line has the valid/dirty bit. The processor executes a clean command to make each line copied to the external memory.
摘要翻译：目的：提供一种用于使用数据子系统在处理器上管理基于堆栈的存储器的处理器和方法，用于根据判断数据子系统程序是控制位来编程要作为高速缓冲存储器或暂存器存储器之一操作的控制位作为暂存器存储器或高速缓冲存储器限制线从外部存储器提取操作。构成：核心（120）通过生成内存地址访问主存储器，并分别使用一组局部变量来操作多种方法。缓存子系统包括多行数据存储器，其保存由存储在寄存器中的地址定义的连续存储器块。每行都有相关的有效位和脏位。有效/脏位表示该行有效/脏位。处理器执行一个干净的命令，使每行复制到外部存储器。

4. 发明公开

KR1020010062174A 다수의 채움 모드를 구비한 캐시 有权
标题翻译：具有多个填充模式的缓存
公开(公告)号：KR1020010062174A
公开(公告)日：2001-07-07
申请号：KR1020000073830
申请日：2000-12-06
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쇼브게라르 , 라쎄르세르쥬 , 댕베르노도미니끄브노아쟈끄
IPC分类号： G06F13/00
CPC分类号： G06F12/0802 , G06F12/0862 , G06F12/0864 , G06F12/0895 , G06F2212/1016 , G06F2212/2515
摘要： PURPOSE: A cache with a multiple fill mode is provided to increase cache search speed and predictability. CONSTITUTION: The cache for use in a processing device includes a RAM set cache for caching a contiguous block of main memory. The RAM set cache can be used in conjunction with other cache types, such as a set associative cache or a direct mapped cache. A register(32) defines a starting address for the contiguous block of main memory. The data array(38) associated with the RAM set may be filled on a line-by-line basis, as lines are requested by the processing core, or on a set-fill basis which fills the data array(38) when the starting address is loaded into the register(32). As addresses are received from the processing core, hit/miss logic(46) the starting address register(32), a global valid bit(34), line valid bits(37) and control bits(24, 26) are used to determine whether the data is present in the RAM set or whether the data must be loaded from main memory . The hit/miss logic(46) also determines whether a line should be loaded into the RAM set data array(38) or in the associated cache.
摘要翻译：目的：提供具有多重填充模式的缓存，以提高缓存搜索速度和可预测性。构成：用于处理设备的高速缓存包括用于缓存主存储器的连续块的RAM集缓存。 RAM集缓存可以与其他缓存类型一起使用，例如集合关联高速缓存或直接映射高速缓存。寄存器（32）定义主存储器的连续块的起始地址。与RAM组相关联的数据阵列（38）可以逐行填充，因为处理核心请求线路，或者在开始时填充数据阵列（38）的设置填充基础上地址被加载到寄存器（32）中。由于从处理核心接收到地址，因此使用命中/未命中逻辑（46）起始地址寄存器（32），全局有效位（34），行有效位（37）和控制位（24,26）来确定数据是否存在于RAM集中，或者数据是否必须从主存储器加载。命中/未命中逻辑（46）还确定是否将线路加载到RAM集数据阵列（38）或相关联的高速缓存中。

5. 发明授权

KR100814982B1 다수의 채움 모드를 구비한 캐시 有权
标题翻译：具有多个填充模式的缓存
公开(公告)号：KR100814982B1
公开(公告)日：2008-03-18
申请号：KR1020000073830
申请日：2000-12-06
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쇼브게라르 , 라쎄르세르쥬 , 댕베르노도미니끄브노아쟈끄
IPC分类号： G06F13/00
CPC分类号： G06F12/0802 , G06F12/0862 , G06F12/0864 , G06F12/0895 , G06F2212/1016 , G06F2212/2515
摘要： 프로세싱 디바이스에서의 사용을 위한 캐시 아키텍쳐(16)는 주 메모리(20)의 연속적 블록을 캐싱하기 위한 RAM 세트 캐시를 포함한다. RAM 세트 캐시는 세트 연상 캐시(set associative cache) 또는 직접 매핑된 캐시(direct mapped cache) 등과 같은 다른 형태의 캐시와 함께 사용될 수 있다. 레지스터(22)는 주 메모리(20)의 연속적 블록에 대한 시작 어드레스를 정의한다. RAM 세트와 연관된 데이타 어레이(22)는 시작 어드레스가 레지스터(32)로 로드되기 시작할 경우 데이타 어레이(38)를 채우는 세트 채움 베이스(set-fill basis), 또는 라인들이 프로세싱 코어에 의해 요청되는 것과 같이, 라인 바이 라인 베이스(line-by-line basis)로 채워질 수 있다. 어드레스가 프로세싱 코어로부터 수신될 경우, 데이타가 RAM 세트내에 존재하는지 또는 데이타가 주 메모리(20)로부터 로드되어야 하는지를 결정하기 위해 히트/미스 로직(hit/miss logic)(46), 시작 어드레스 레지스터(32), 글로벌 유효 비트(34), 라인 유효 비트(37) 및 제어 비트(24, 26)가 사용된다. 또한, 히트/미스 로직(46)은 라인이 RAM 세트 데이타 어레이(38) 또는 연산 캐시로 로드되어야 하는지를 결정한다.
프로세싱 디바이스, 캐시 시스템, 태그 메모리, 연상 캐시, 캐시 히트,
摘要翻译：用于处理设备的高速缓存结构（16）包括用于缓存主存储器的连续块的RAM集缓存。 RAM集缓存可以与其他缓存类型一起使用，例如集合关联高速缓存或直接映射高速缓存。寄存器（32）定义主存储器的连续块的起始地址。与RAM组相关联的数据阵列（38）可以逐行填充，因为处理核心请求线路，或者在开始时填充数据阵列（38）的设置填充基础上地址被加载到寄存器（32）中。由于从处理核心接收到地址，因此使用命中/未命中逻辑（46）起始地址寄存器（32），全局有效位（34），行有效位（37）和控制位（24,26）来确定数据是否存在于RAM集中，或者数据是否必须从主存储器加载。命中/未命中逻辑（46）还确定是否将线路加载到RAM集数据阵列（38）或相关联的高速缓存中。

6. 发明公开

KR1020040111149A 내장형 가비지 수집 无效
标题翻译：用于通过使用控制数据从存储器中删除对象的嵌入式收集集的方法和系统
公开(公告)号：KR1020040111149A
公开(公告)日：2004-12-31
申请号：KR1020040045409
申请日：2004-06-18
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쇼블,제라드 , 라쎄르세르쥬 , 덩베르노도니미끄 , 꾸셀라마이자 , 카빌리끄질베르 , 르쏘쟝필립 , 바나뜨르미셸 , 루또쟝-뽈 , 마주르살람 , 빠랭프레데릭
IPC分类号： G06F12/02
CPC分类号： G06F12/0269 , Y02D10/13 , Y10S707/99957
摘要： PURPOSE: A method and a system for embedded garbage collection for removing objects from a memory by using control data are provided to implement functions of an electronic device fast and reduce power and memory consumption. CONSTITUTION: The system includes a JSM(Java Stack Machine)(202), an MPU(Micro Processor Unit)(204), a memory(206) coupled to the JSM and the MPU, and an API(Application Programming Interface). The memory stores more than one object having references from root objects. The API controls a state of an embedded garbage collection object. The API is called from a program and the embedded garbage collection object removes the objects from the memory by using the control data. The removed objects are generated while the embedded garbage collection object is in an active state, and include the objects not referred from the root objects.
摘要翻译：目的：提供一种用于通过使用控制数据从存储器中删除对象的嵌入式垃圾回收的方法和系统，以快速实现电子设备的功能，并降低功耗和内存消耗。规定：该系统包括JSM（Java Stack Machine）（202），MPU（微处理器单元）（204），耦合到JSM和MPU的存储器（206）和API（应用编程接口）。内存存储多个具有来自根对象的引用的对象。 API控制嵌入式垃圾收集对象的状态。 API从程序中调用，嵌入式垃圾收集对象通过使用控制数据从内存中删除对象。删除的对象在嵌入式垃圾回收对象处于活动状态时生成，并包含从根对象未引用的对象。

7. 发明授权

KR100805974B1 스마트 캐시 有权
标题翻译： SMART CACHE
公开(公告)号：KR100805974B1
公开(公告)日：2008-02-25
申请号：KR1020000073829
申请日：2000-12-06
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쇼브게라르 , 라쎄르세르쥬 , 댕베르노도미니끄브노아쟈끄
IPC分类号： G06F13/00
CPC分类号： G06F12/0897 , G06F2212/2515
摘要： 프로세싱 디바이스내에 사용하기 위한 캐시 아키텍쳐(16)는 메인 메모리(20)의 인접하는 블럭에 저장하기 위한 램 세트 캐시를 포함한다. 램 세트 캐시는 세트 연상 캐시(set associative cache) 또는 직접 매핑된 캐시(direct mapped cache) 등과 같은 다른 형태의 캐시와 함께 사용될 수 있다. 레지스터(22)는 메인 메모리(20)의 인접하는 블럭에 대한 시작 어드레스를 정의한다. 램 세트와 연관된 데이터 어레이(22)는 시작 어드레스가 레지스터(32)로 로드되기 시작할 경우 데이터 어레이(38)를 채우는 세트-필 베이스(set-fill basis), 또는 라인들이 프로세싱 코어에 의해 요청되는 것과 같이, 라인-대-라인 베이스(line-by-line basis)로 충진될 수 있다. 어드레스가 프로세싱 코어로부터 수신될 경우, 데이터가 램 세트내에 존재하는지 또는 데이터가 메인 메모리(20)로부터 로드되어야 하는지를 결정하기 위해 히트/미스 로직(hit/miss logic)(46), 시작 어드레스 레지스터(32), 광역 유효 비트(34), 라인 유효 비트(37) 및 제어 비트(24, 26)가 사용된다. 또한, 히트/미스 로직(46)은 라인이 램 세트 데이터 어레이(38) 또는 연산 캐시로 로드되어야 하는지를 결정한다.
프로세싱 디바이스, 캐시 시스템, 태그 메모리, 연상 캐시, 캐시 히트,

8. 发明公开

KR1020040111139A 미해결 명령어의 해결 无效
标题翻译：相关处理者解决方案和系统分析
公开(公告)号：KR1020040111139A
公开(公告)日：2004-12-31
申请号：KR1020040045355
申请日：2004-06-18
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쇼블,제라드 , 라쎄르세르쥬 , 덩베르노도니미끄 , 꾸셀라마이자 , 카빌리끄질베르 , 르쏘쟝필립 , 바나뜨르미셸 , 루또쟝-뽈 , 마주르살람 , 빠랭프레데릭
IPC分类号： G06F9/30 , G06F9/00
CPC分类号： G06F9/30174 , G06F9/45504
摘要： PURPOSE: A method and a system for resolution of an unresolved instruction on a related processor are provided to replace the instruction having unresolved reference with the instruction including an operand related to a reference resolution code after determining whether the instruction includes the unresolved reference. CONSTITUTION: A bite code(112) includes two instructions. The instruction(212) includes an operation code(216) and a concrete operand(218), and needs no reference resolution. The instruction(214) includes the operation code(220) and a symbolic operand(222), and needs no reference resolution. The symbolic operand includes or points symbolic data(224) included in a symbol table(223). For a preparation stage, the bite code is converted into an E-IS(Execution-Instruction Set). The instruction having the symbolic operand is replaced with an unresolved ID instruction(226) including an unresolved ID instruction operation code(228) and the related operand(230). The unsolved ID instruction operand points a resolved instruction code(234) in an R-IS(Resolution-Instruction Set). The resolution instruction includes the symbolic data first related to the instruction.
摘要翻译：目的：提供一种用于在相关处理器上解析未解决的指令的方法和系统，用于在确定该指令是否包括未解决的参考之后，替换具有未解决参考的指令，该指令包括与参考分辨率代码相关的操作数。构成：咬码（112）包括两个指令。指令（212）包括操作代码（216）和具体操作数（218），并且不需要参考分辨率。指令（214）包括操作代码（220）和符号操作数（222），并且不需要参考分辨率。该符号操作数包括或包含符号表（223）中包含的符号数据（224）。在准备阶段，将代码转换为E-IS（执行指令集）。具有符号操作数的指令被包括未解析的ID指令操作码（228）和相关操作数（230）的未解析的ID指令（226）所替换。未解码的ID指令操作数在R-IS（分辨率指令集）中指出已解析的指令代码（234）。分辨率指令包括首先与指令相关的符号数据。

9. 发明公开

KR1020010062173A 스마트 캐시 有权
标题翻译： SMART CACHE
公开(公告)号：KR1020010062173A
公开(公告)日：2001-07-07
申请号：KR1020000073829
申请日：2000-12-06
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 쇼브게라르 , 라쎄르세르쥬 , 댕베르노도미니끄브노아쟈끄
IPC分类号： G06F13/00
CPC分类号： G06F12/0897 , G06F2212/2515
摘要： PURPOSE: A smart cache is provided to increase cache performance and predictability. CONSTITUTION: The smart cache for use in a processing device includes a RAM set cache for caching a contiguous block of main memory. The RAM set cache can be used in conjunction with differential typed caches, such as a set associative cache or a direct mapped cache. A register(32) defines a starting address for the contiguous block of main memory . The data array(38) associated with the RAM set may be filled on a line-by-line basis, as lines are requested by the processing core, or on a set-fill basis which fills the data array(38) when the starting address is loaded into the register(32). As addresses are received from the processing core, hit/miss logic(46) the starting address register(32), a global valid bit(34), line valid bits(37) and control bits(24, 26) are used to determine whether the data is present in the RAM set or whether the data must be loaded from main memory . The hit/miss logic(46) determines whether a line should be loaded into the RAM set data array(38) or in the associated cache.
摘要翻译：目的：提供智能缓存以提高缓存性能和可预测性。构成：用于处理设备的智能缓存包括用于缓存主存储器的连续块的RAM集缓存。 RAM集缓存可以与差分类型缓存一起使用，例如集合关联高速缓存或直接映射高速缓存。寄存器（32）定义主存储器的连续块的起始地址。与RAM组相关联的数据阵列（38）可以逐行填充，因为处理核心请求线路，或者在开始时填充数据阵列（38）的设置填充基础上地址被加载到寄存器（32）中。由于从处理核心接收到地址，因此使用命中/未命中逻辑（46）起始地址寄存器（32），全局有效位（34），行有效位（37）和控制位（24,26）来确定数据是否存在于RAM集中，或者数据是否必须从主存储器加载。命中/未命中逻辑（46）确定是否将线路加载到RAM集数据阵列（38）或相关联的高速缓存中。

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