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1. 发明公开

KR1020020020884A 이중 게이트 트랜지스터 有权
标题翻译：双栅极晶体管
公开(公告)号：KR1020020020884A
公开(公告)日：2002-03-16
申请号：KR1020017013889
申请日：2000-03-17
申请人： 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
发明人： 엔데르스,게르하르트 , 위드만,디트리히 , 슐츠,토마스 , 리쉬,로타르
IPC分类号： H01L21/8238
摘要： 본 발명은 한 쌍의 수직, 이중 게이트 CMOS 트랜지스터를 갖는 반도체 본체이다. 절연층은 반도체 본체의 표면 아래에 수평으로 연장되며, 상기 절연층은 한 쌍의 트랜지스터의 아래에 배치된다. 추가적인 트랜지스터와 함께 트랜지스터는 동기화 디램(SRAM) 어레이를 형성하기 위해 배열된다. 상기 어레이는 행과 열로 배열된 다수의 SRAM 셀을 포함하며, 각각의 셀은 워드라인 콘택에 연결된 워드라인을 포함한다. 워드라인 콘택은 셀의 4개의 인접한 셀에 공통된다. 셀들중 하나는 SRAM 회로를 제공하기 위해 배열된 전기적으로 상호 연결된 다수의 MOS 트랜지스터를 갖는다. 각각의 셀은 VDD 콘택과 VSS 콘택을 갖는다. 상기 콘택중 하나는 각각의 셀내의 중앙에 배치되며, 콘택중 다른 하나는 셀들중 4개의 인접한 하나에 공통된다. 각각의 셀은 콘택중 공통된 콘택과 셀의 주변 구석에 배치된 워드라인 콘택을 갖는다.

2. 发明授权

KR100690120B1 이중 게이트 트랜지스터 有权
标题翻译：双栅极晶体管
公开(公告)号：KR100690120B1
公开(公告)日：2007-03-08
申请号：KR1020017013889
申请日：2000-03-17
申请人： 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
发明人： 엔데르스,게르하르트 , 위드만,디트리히 , 슐츠,토마스 , 리쉬,로타르
IPC分类号： H01L21/8238
CPC分类号： H01L27/11 , H01L21/823885 , H01L27/092 , H01L27/1104 , H01L27/1203
摘要： 본 발명은 한 쌍의 수직, 이중 게이트 CMOS 트랜지스터를 갖는 반도체 바디이다. 절연층은 반도체 바디의 표면 아래에 수평으로 연장되며, 상기 절연층은 한 쌍의 트랜지스터의 아래에 배치된다. 추가적인 트랜지스터와 함께 트랜지스터는 동기화 디램(SRAM) 어레이를 형성하기 위해 배열된다. 상기 어레이는 행과 열로 배열된 다수의 SRAM 셀을 포함하며, 각각의 셀은 워드라인 콘택에 연결된 워드라인을 포함한다. 워드라인 콘택은 셀의 4개의 인접한 셀에 공통된다. 셀들중 하나는 SRAM 회로를 제공하기 위해 배열된 전기적으로 상호 연결된 다수의 MOS 트랜지스터를 갖는다. 각각의 셀은 VDD 콘택과 VSS 콘택을 갖는다. 상기 콘택중 하나는 각각의 셀내의 중앙에 배치되며, 콘택중 다른 하나는 셀들중 4개의 인접한 하나에 공통된다. 각각의 셀은 콘택중 공통된 콘택과 셀의 주변 구석에 배치된 워드라인 콘택을 갖는다.

3. 发明公开

KR1020020020885A 수직형 트랜지스터를 갖춘 트렌치 커패시터 DRAM 셀 失效
标题翻译：沟槽式电容器DRAM单元，带有垂直晶体管
公开(公告)号：KR1020020020885A
公开(公告)日：2002-03-16
申请号：KR1020017013891
申请日：2000-04-10
申请人： 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
发明人： 엔데르스,게르하르트 , 일그,마티아스 , 리쉬,로타르 , 위드만,디트리히
IPC分类号： H01L21/8242
摘要： DRAM 셀은 반도체 몸체에서 전기적으로 격리된 영역에 배열된다. 셀은 트렌치에 배치된 저장 노드(30)를 포함한다. 노드는 반도체 몸체의 격리된 영역 내에 전체적으로 배열된다. 셀은 격리된 영역에 배치된 트랜지스터(T)를 포함한다. 트랜지스터는 한 쌍의 게이트(61, 62)를 갖추고 있다. 단어선(WL)은 셀을 어드레싱하기 위해 제공된다. 단어선은 트랜지스터의 게이트에 대한 한 쌍의 접촉 영역(24, 25)을 갖추고 있다. 단어선의 접촉 영역은 반도체 몸체의 격리된 영역 내에 전체적으로 배열된다. 트랜지스터는 활성 영역을 가진다. 활성 영역은 소오스(S), 드레인(D) 및 채널(C) 영역을 가진다. 활성 영역은 반도체 몸체의 격리된 영역 내에 전체적으로 배열된다. 비트선은 셀에 제공된다. 비트선은 비트선 접촉 영역(20)에 있는 트랜지스터의 소오스와 전기적 접촉하며, 비트선 접촉 영역은 셀의 격리된 영역 내에 전체적으로 배열된다. 이런 배열에서, 상대적으로 작은 반도체 몸체의 표면적을 가진 DRAM 셀이 제공된다.

4. 发明授权

KR100764270B1 반도체 바디 및 반도체 바디에 트랜지스터를 형성하는 방법 有权
标题翻译：半导体器件和在半导体器件中形成晶体管的方法
公开(公告)号：KR100764270B1
公开(公告)日：2007-10-05
申请号：KR1020067019858
申请日：2000-03-17
申请人： 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
发明人： 엔데르스,게르하르트 , 위드만,디트리히 , 슐츠,토마스 , 리쉬,로타르
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L27/11 , H01L21/823885 , H01L27/092 , H01L27/1104 , H01L27/1203
摘要： 본 발명은 한 쌍의 수직, 이중 게이트 CMOS 트랜지스터를 갖는 반도체 보디에 관한 것이다. 절연층은 반도체 바디의 표면 아래에 수평으로 연장되며, 상기 절연층은 한 쌍의 트랜지스터의 아래에 배치된다. 추가적인 트랜지스터와 함께 트랜지스터는 동기화 디램(SRAM) 어레이를 형성하기 위해 배열된다. 상기 어레이는 행과 열로 배열된 다수의 SRAM 셀을 포함하며, 각각의 셀은 워드라인 콘택에 연결된 워드라인을 포함한다. 워드라인 콘택은 셀의 4개의 인접한 셀에 공통된다. 셀들 중 하나는 SRAM 회로를 제공하기 위해 배열된 전기적으로 상호 연결된 다수의 MOS 트랜지스터를 갖는다. 각각의 셀은 VDD 콘택과 VSS 콘택을 갖는다. 상기 콘택중 하나는 각각의 셀 내의 중앙에 배치되며, 콘택중 다른 하나는 셀들중 4개의 인접한 하나에 공통된다. 각각의 셀은 콘택중 공통된 콘택과 셀의 주변 구석에 배치된 워드라인 콘택을 갖는다.

5. 发明授权

KR100665430B1 수직형 트랜지스터를 갖춘 트렌치 커패시터 DRAM 셀 失效
标题翻译：具有垂直晶体管的TRENCH电容器DRAM单元
公开(公告)号：KR100665430B1
公开(公告)日：2007-01-04
申请号：KR1020017013891
申请日：2000-04-10
申请人： 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
发明人： 엔데르스,게르하르트 , 일그,마티아스 , 리쉬,로타르 , 위드만,디트리히
IPC分类号： H01L21/8242
CPC分类号： H01L27/10864 , H01L27/10841 , H01L27/10876
摘要： DRAM 셀은 반도체 몸체에서 전기적으로 절연된 영역에 배열된다. 셀은 트렌치에 배치된 저장 노드(30)를 포함한다. 노드는 반도체 몸체의 절연된 영역 내에 전체적으로 배열된다. 셀은 절연된 영역에 배치된 트랜지스터(T)를 포함한다. 트랜지스터는 한 쌍의 게이트(61, 62)를 갖추고 있다. 워드 라인(WL)은 셀을 어드레싱하기 위해 제공된다. 워드 라인은 트랜지스터의 게이트에 대한 한 쌍의 접촉 영역(24, 25)을 갖추고 있다. 워드 라인의 접촉 영역은 반도체 몸체의 절연된 영역 내에 전체적으로 배열된다. 트랜지스터는 활성 영역을 가진다. 활성 영역은 소스(S), 드레인(D) 및 채널(C) 영역을 가진다. 활성 영역은 반도체 몸체의 절연된 영역 내에 전체적으로 배열된다. 비트 라인은 셀에 제공된다. 비트 라인은 비트 라인 접촉 영역(20)에 있는 트랜지스터의 소스와 전기적 접촉하며, 비트 라인 접촉 영역은 셀의 절연된 영역 내에 전체적으로 배열된다. 이런 배열에서, 상대적으로 작은 반도체 몸체의 표면적을 가진 DRAM 셀이 제공된다.

6. 发明公开

KR1020060111732A 반도체 바디 및 반도체 바디에 트랜지스터를 형성하는 방법 有权
标题翻译：双栅极晶体管
公开(公告)号：KR1020060111732A
公开(公告)日：2006-10-27
申请号：KR1020067019858
申请日：2000-03-17
申请人： 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
发明人： 엔데르스,게르하르트 , 위드만,디트리히 , 슐츠,토마스 , 리쉬,로타르
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L27/11 , H01L21/823885 , H01L27/092 , H01L27/1104 , H01L27/1203
摘要： A semiconductor body having a pair of vertical, double-gated CMOS transistors. An insulating layer extending horizontally beneath the surface of the semiconductor body, such insulating layer being disposed beneath the pair of transistors. The transistors, together with additional such transistors, are arranged to form a Synchronous Dynamic Randon Access Memory (SRAM) array. The array includes a plurality of SRAM cells arranged in rows and columns, each one of the cells having a WORDLINE connected to a WORLDINE CONTACT. The WORDLINE CONTACT is common to four contiguous ones of the cells. One of the cells having a plurality of electrically interconnected MOS transistors arranged to provide an SRAM circuit. Each one of the cells has a VDD CONTACT and a VSS CONTACT. One of such CONTACTs is disposed centrally within each one of the cells and the other one of the CONTACTs being common to four contiguous ones of the cells. Each one of the cells has the common one of the CONTACTs and the WORDLINE CONTACT disposed at peripheral, corner regions of the cell.
摘要翻译：具有一对垂直双门控CMOS晶体管的半导体本体。在半导体本体的表面下水平延伸的绝缘层，该绝缘层设置在该对晶体管的下方。晶体管与附加的这种晶体管一起被布置成形成同步动态朗讯存取存储器（SRAM）阵列。阵列包括以行和列排列的多个SRAM单元，每个单元都具有连接到WORLDINE CONTACT的WORDLINE。 WORDLINE CONTACT是四个连续的单元格共同的。具有多个电互连的MOS晶体管的单元之一被布置成提供SRAM电路。每个单元都有一个VDD CONTACT和一个VSS CONTACT。这种CONTACT之一被布置在每个单元格的中心并且另一个CONTACT被四个相邻的单元共同。每个单元格具有共同的一个CONTACT和WORDLINE CONTACT放置在单元的外围角区域。

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