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1. 发明授权

KR101970390B1 2진 변환 기반 프로세서들에 의한 록 생략 有权
公开(公告)号：KR101970390B1
公开(公告)日：2019-04-18
申请号：KR1020167023070
申请日：2015-03-10
申请人： 인텔 코포레이션
发明人： 켈름,존에이치. , 니라칸탐,나빈 , 카르티코프,데니스엠.
IPC分类号： G06F9/30 , G06F9/455 , G06F9/52

2. 发明公开

KR1020150112774A 동적 비순차적 프로세서 파이프라인을 구현하기 위한 방법 및 장치 有权
标题翻译：实施动态无序处理器管道的方法和装置
公开(公告)号：KR1020150112774A
公开(公告)日：2015-10-07
申请号：KR1020150026821
申请日：2015-02-25
申请人： 인텔 코포레이션
发明人： 카르티코브,데니스엠. , 니라칸탐,나빈 , 켈름,존에이치. , 제칼라키스,폴리크로니스
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/3802 , G06F9/30145 , G06F9/3836 , G06F9/3853 , G06F9/3855 , G06F9/3891 , G06F9/46 , G06F9/3867 , G06F9/3004 , G06F9/30196
摘要： 최적화된동적비순차적 VLIW 파이프라인을위한하드웨어/소프트웨어공동설계. 예를들어, 장치의일 실시예는다음을포함한다: 메모리로부터이들의프로그램순서로 VLIW들을페치하기위한명령어페치유닛 - VLIW 들의각각은음절들사이의데이터흐름의존성들및 거짓출력의존성들을제거하는순서로 VLIW들이되도록그룹화되는복수의 RISC 명령어음절을포함함 -; 이들의프로그램순서로 VLIW들을디코딩하고또한병렬로각각의디코딩된 VLIW의음절들을출력하기위한디코딩유닛; 및양호하게는다른음절들과병렬로음절들을실행하기위한비순차적실행엔진 - 음절들의적어도일부는이들이상기디코딩유닛으로부터수신되는순서와는상이한순서로실행될것이고, 상기비순차적실행엔진은연산들을실행할때 음절들사이의데이터흐름의존성들및 거짓출력의존성들을검사하지않는하나이상의처리단들을가짐 -.
摘要翻译：本发明涉及用于优化的动态无序VLIW管线的硬件/软件联合设计。例如，设备的一个实施例包括：指令获取单元，以程序顺序从存储器获取非常长的指令字（VLIW），每个VLIW包括分组到VLIW中的多个精简指令集计算（RISC）指令音节以删除音节之间的数据流依赖性和错误输出依赖关系的顺序; 解码单元，以程序顺序对VLIW进行解码，并并行输出每个解码的VLIW的音节; 以及一个无序执行引擎，以与其他音节并行地执行一些音节，其中至少一些音节将以与从解码单元接收它们的顺序不同的顺序执行，具有一个或多个处理阶段的无序执行引擎，其在执行操作时不检查数据流依赖性和音节之间的错误输出依赖性。

3. 发明授权

KR101754462B1 동적 비순차적 프로세서 파이프라인을 구현하기 위한 방법 및 장치 有权
标题翻译：用于实现动态非顺序处理器流水线的方法和设备
公开(公告)号：KR101754462B1
公开(公告)日：2017-07-05
申请号：KR1020150026821
申请日：2015-02-25
申请人： 인텔 코포레이션
发明人： 카르티코브,데니스엠. , 니라칸탐,나빈 , 켈름,존에이치. , 제칼라키스,폴리크로니스
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/3802 , G06F9/30145 , G06F9/3836 , G06F9/3853 , G06F9/3855 , G06F9/3891 , G06F9/46
摘要： 최적화된동적비순차적 VLIW 파이프라인을위한하드웨어/소프트웨어공동설계. 예를들어, 장치의일 실시예는다음을포함한다: 메모리로부터이들의프로그램순서로 VLIW들을페치하기위한명령어페치유닛 - VLIW 들의각각은음절들사이의데이터흐름의존성들및 거짓출력의존성들을제거하는순서로 VLIW들이되도록그룹화되는복수의 RISC 명령어음절을포함함 -; 이들의프로그램순서로 VLIW들을디코딩하고또한병렬로각각의디코딩된 VLIW의음절들을출력하기위한디코딩유닛; 및양호하게는다른음절들과병렬로음절들을실행하기위한비순차적실행엔진 - 음절들의적어도일부는이들이상기디코딩유닛으로부터수신되는순서와는상이한순서로실행될것이고, 상기비순차적실행엔진은연산들을실행할때 음절들사이의데이터흐름의존성들및 거짓출력의존성들을검사하지않는하나이상의처리단들을가짐 -.
摘要翻译：优化动态非顺序VLIW管道的硬件/软件协同设计。例如，该装置的一个实施例包括以下步骤：取指令用于在存储器单元robuteoyi程序顺序取出VLIW - 每个VLIW的是为了去除音节之间的数据流的相关性，和假输出的依赖关系多个RISC指令音节被分组为VLIW; 解码单元，用于按照它们的程序的顺序解码VLIW并且并行地输出每个解码的VLIW的音节; 当执行它会以不同的顺序比它们被从解码单元，乱序执行引擎操作接收的顺序来执行该音节的至少一部分 - 优选乱序执行引擎用于与其他的音节并行执行音节音节与一个或多个处理阶段之间的数据流依赖关系，它们不检查错误的输出依赖性。

4. 发明公开

KR1020160113651A 2진 변환 기반 프로세서들에 의한 록 생략 审中-实审
标题翻译：基于二进制翻译的处理器的锁定
公开(公告)号：KR1020160113651A
公开(公告)日：2016-09-30
申请号：KR1020167023070
申请日：2015-03-10
申请人： 인텔 코포레이션
发明人： 켈름,존에이치. , 니라칸탐,나빈 , 카르티코프,데니스엠.
IPC分类号： G06F9/30 , G06F9/455 , G06F9/52
CPC分类号： G06F9/30087 , G06F9/45516 , G06F9/4552 , G06F9/52
摘要： 일반적으로, 이개시내용은 2진변환기반프로세서들에의한록 생략기회들의검출및 활용을위한시스템들, 디바이스들, 방법들, 및컴퓨터판독가능매체들을제공한다. 디바이스는제1 명령어세트아키텍처(ISA)로부터의코드의영역을제2 ISA에서의변환된코드로변환하고코드의영역의임계섹션과연관된록을검출하고생략하는동적 2진변환(DBT) 모듈을포함할수 있다. 디바이스는또한, 임계섹션에서변환된코드를추론적으로실행하는프로세서를포함할수 있다. 디바이스는추론적실행동안에록 및/또는임계섹션과연관된메모리액세스충돌을검출하고, 검출에응답하여추론적실행을롤백하고, 검출의부재시에추론적실행을커미트하는트랜잭션지원프로세서를더 포함할수 있다.

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