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1. 发明公开

KR1020090089395A 전체적으로 균일하게 실리사이딩된 게이트 구조체 및 이를 형성하는 방법 失效
标题翻译：完全和均匀的硅胶结构及其形成方法
公开(公告)号：KR1020090089395A
公开(公告)日：2009-08-21
申请号：KR1020097012047
申请日：2007-10-11
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 리,와이-킨 , 양,하이닝
IPC分类号： H01L29/94 , H01L21/24 , H01L21/336 , B82Y40/00
CPC分类号： H01L29/42316 , H01L21/28097 , H01L21/28518 , H01L29/4975 , H01L29/66545 , H01L29/6656 , H01L29/78 , Y10S977/892
摘要： Fully and uniformly suicided gate conductors are produced by deeply ''perforating'' suicide gate conductors with sub-lithographic, sub-critical dimension, nanometer-scale openings. A silicide-forming metal (e.g. cobalt, tungsten, etc.) is then deposited, polysilicon gates, covering them and filling the perforations. An anneal step converts the polysilicon to suicide. Because of the deep perforations, the surface area of polysilicon in contact with the silicide-forming metal is greatly increased over conventional silicidation techniques, causing the polysilicon gate to be fully converted to a uniform suicide composition. A self-assembling diblock copolymer is used to form a regular sub-lithographic nanometer-scale pattern that is used as an etching ''template'' for forming the perforations. ® KIPO & WIPO 2009
摘要翻译：通过深刻“穿孔”的硅化物栅极导体，具有亚光刻，亚临界尺寸，纳米级开口产生完全均匀的硅化栅极导体。然后沉积硅化物形成金属（例如钴，钨等），覆盖它们并填充穿孔的多晶硅栅极。退火步骤将多晶硅转化为自杀。由于深孔，与硅化物形成金属接触的多晶硅的表面积比常规硅化技术大大增加，导致多晶硅栅极完全转化为均匀的硅化物组成。使用自组装二嵌段共聚物形成用作形成穿孔的蚀刻“模板”的规则的亚光刻纳米尺度图案。 ®KIPO＆WIPO 2009

2. 发明公开

KR1020050088076A 캡층을 갖는 반도체 상호연결 구조물 상에 금속층을피착하는 방법 失效
标题翻译：在具有覆盖层的半导体互连结构上沉积金属层的方法
公开(公告)号：KR1020050088076A
公开(公告)日：2005-09-01
申请号：KR1020057008343
申请日：2003-12-08
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 클레벵거,래리 , 달톤,티모시 , 호인크스,마크 , 칼도르,스테핀 , 쿠마르,카우시크 , 라튤리프,더글라스,쥬니어 , 서,순천 , 시몬,앤드류 , 왕,윤-유 , 양,친-챠오 , 양,하이닝
IPC分类号： H01L21/768
CPC分类号： H01L21/76843 , H01L21/76805 , H01L21/76807 , H01L21/76834 , H01L21/76835 , H01L21/76844 , H01L21/76847 , H01L21/76865
摘要： Disclosed is a method for depositing a metal layer on an interconnect structure for a semiconductor wafer. In the method, a metal conductor (14) is covered by a capping layer (16) and a dielectric layer (18). The dielectric layer is patterned so as to expose the capping layer. The capping layer is then sputter etched to remove the capping layer and expose the metal conductor (14). In the process of sputter etching, the capping layer is redeposited (22) onto the sidewall of the pattern. Lastly, at least one layer is deposited into the pattern and covers the redeposited capping layer.
摘要翻译：公开了一种用于在半导体晶片的互连结构上沉积金属层的方法。在该方法中，金属导体（14）被覆盖层（16）和电介质层（18）覆盖。对电介质层进行图案化以使覆盖层露出。然后溅射蚀刻覆盖层以去除覆盖层并暴露金属导体（14）。在溅射蚀刻的过程中，将覆盖层再沉积（22）到图案的侧壁上。最后，至少一层沉积到图案中并覆盖再沉积的覆盖层。

3. 发明授权

KR101126850B1 이중 라이너 캡핑층 상호접속 구조물 失效
标题翻译：双层封装层互连结构
公开(公告)号：KR101126850B1
公开(公告)日：2012-03-23
申请号：KR1020097010293
申请日：2007-10-25
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 왕,키이스,광혼 , 양,친-차오 , 양,하이닝
IPC分类号： H01L21/768 , H01L21/3205
CPC分类号： H01L21/76829 , H01L21/76834 , Y10S438/927
摘要： 본 발명은 Cu/유전체 계면에서 Cu 수송 및 원자 틈을 감소시키기 위하여 Cu 상호접속 상에 있는 고 인장 스트레스 캡핑층에 관한 것이다. 상기 고 인장 유전체 필름은 얇은 유전체 물질의 다중층을 증착하는 것으로 형성되고, 각각의 층은 대략 50Å(5㎚) 이하의 두께이다. 각각의 유전체 층은 유전체 캡이 내부 인장 스트레스를 갖도록 각각의 후속 유전체층을 증착하기 전에 플라즈마 처리된다.
유전체, 인장, 구리 상호접속

4. 发明公开

KR1020090085066A 이중 라이너 캡핑층 상호접속 구조물 失效
标题翻译：双层封装层互连结构
公开(公告)号：KR1020090085066A
公开(公告)日：2009-08-06
申请号：KR1020097010293
申请日：2007-10-25
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 왕,키이스,광혼 , 양,친-차오 , 양,하이닝
IPC分类号： H01L21/768 , H01L21/3205
CPC分类号： H01L21/76829 , H01L21/76834 , Y10S438/927
摘要： A high tensile stress capping layer on Cu interconnects in order to reduce Cu transport and atomic voiding at the Cu/dielectric interface. The high tensile dielectric film is formed by depositing multiple layers of a thin dielectric material, each layer being under approximately 50 angstroms (5 nm) in thickness. Each dielectric layer is plasma treated prior to depositing each succeeding dielectric layer such that the dielectric cap has an internal tensile stress. ® KIPO & WIPO 2009
摘要翻译： Cu互连上的高拉伸应力覆盖层，以减少Cu /介电界面处的铜迁移和原子排空。高拉伸电介质膜通过沉积多层薄的电介质材料而形成，每层的厚度约为50埃（5纳米）。每个电介质层在沉积每个后续介电层之前进行等离子体处理，使得电介质盖具有内部拉伸应力。 ®KIPO＆WIPO 2009

5. 发明授权

KR100799887B1 ＰＦＥＴ에서 붕소 확산도를 감소시키는 방법 및 장치 失效
标题翻译：减少PORS中BORON差异的方法和装置
公开(公告)号：KR100799887B1
公开(公告)日：2008-01-31
申请号：KR1020067010820
申请日：2003-12-08
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 부에허,프레드릭,윌리암 , 치담바라오,두레세티 , 도리스,브루스,비. , 후앙,흐시앙-젠 , 양,하이닝
IPC分类号： H01L21/336 , H01L21/265 , H01L21/324
摘要： 반도체 물질의 구조 또는 바디(예컨대, 기판 또는 층)에 의해 정의되는 경계에 걸쳐 인가된 응력막은 경계 근처의 반도체 물질에서 장력 응력으로부터 압축 응력으로의 변경을 제공하고, 어닐링 동안에 붕소 확산 속도를 변경하는데 사용되며, 따라서 최종 붕소 농도 및/또는 프로파일/구배를 변경한다. 전계 효과 트랜지스터의 경우에, 게이트 구조는 측벽을 구비하거나 또는 측벽 없이 형성되어 소스/드레인, 연장 및/또는 헤일로 주입에 대한 경계의 위치를 조정한다. 상이한 붕소 확산 속도가 횡 방향 및 수직 방향으로 생성될 수 있고, 비소에 필적할 만한 확산 속도가 달성될 수 있다. nFET 및 pFET 모두에서의 접합 용량의 감소는 동일한 공정 단계로 동시에 달성될 수 있다.
반도체, FET, 붕소 확산도, 압축력, 어닐링

6. 发明授权

KR101072201B1 전체적으로 균일하게 실리사이딩된 게이트 구조체 및 이를 형성하는 방법 失效
标题翻译：完全和均匀的硅胶结构及其形成方法
公开(公告)号：KR101072201B1
公开(公告)日：2011-10-10
申请号：KR1020097012047
申请日：2007-10-11
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 리,와이-킨 , 양,하이닝
IPC分类号： H01L29/94 , H01L21/24 , H01L21/336 , B82Y40/00
CPC分类号： H01L29/42316 , H01L21/28097 , H01L21/28518 , H01L29/4975 , H01L29/66545 , H01L29/6656 , H01L29/78 , Y10S977/892
摘要： 전체적으로균일하게실리사이딩된게이트컨덕터는서브-리소그라픽, 서브-임계치수, 나노미터크기의개구들로실리사이드게이트컨덕터에깊게 "천공"함으로써생성된다. 그후에실리사이드형성금속(예를들어, 코발트, 텅스턴등)이퇴적되고, 폴리실리콘게이트가이들을덮고천공들을채운다. 어닐링단계는폴리실리콘을실리사이드로변환한다. 깊은천공들때문에, 이러한실리사이드형성금속과접촉하는폴리실리콘의표면영역은종래의실리사이드화기술보다크게증가되며, 폴리실리콘게이트가균일한실리사이드조성으로전체적으로변환되도록한다. 자기조립이중블록공중합체는규칙적인서브-리소그라픽나노미터크기의패턴을형성하는데사용되며, 이러한패턴은천공들을형성하기위한에칭 "템플릿"으로사용된다.

7. 发明公开

KR1020090097887A 반도체 장치 구조물 无效
标题翻译：半导体器件结构
公开(公告)号：KR1020090097887A
公开(公告)日：2009-09-16
申请号：KR1020097012643
申请日：2008-04-08
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 만델만,잭,알랜 , 양,하이닝
IPC分类号： H01L27/11 , H01L21/8244
CPC分类号： H01L27/1104 , H01L27/0207 , H01L27/11
摘要： Semiconductor device structures and methods of fabricating such semiconductor device structures for use in static random access memory (SRAM) devices. The semiconductor device structure comprises a dielectric region disposed between first and second semiconductor regions and a gate conductor structure extending between the first and second semiconductor regions. The gate conductor structure has a first sidewall overlying the first semiconductor region. The device structure further comprises an electrically connective bridge extending across the first semiconductor region. The electrically connective bridge has a portion that electrically connects a impurity-doped region in the first semiconductor region with the first sidewall of the gate conductor structure.
摘要翻译：用于制造用于静态随机存取存储器（SRAM）器件的这种半导体器件结构的半导体器件结构和方法。半导体器件结构包括设置在第一和第二半导体区域之间的介质区域和在第一和第二半导体区域之间延伸的栅极导体结构。栅极导体结构具有覆盖第一半导体区域的第一侧壁。器件结构还包括延伸跨越第一半导体区域的电连接桥。电连接桥具有将第一半导体区域中的杂质掺杂区域与栅极导体结构的第一侧壁电连接的部分。

8. 发明授权

KR100652334B1 캡층을 갖는 반도체 상호연결 구조물 상에 금속층을피착하는 방법 失效
标题翻译：在具有覆盖层的半导体互连结构上沉积金属层的方法
公开(公告)号：KR100652334B1
公开(公告)日：2006-11-30
申请号：KR1020057008343
申请日：2003-12-08
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 클레벵거,래리 , 달톤,티모시 , 호인크스,마크 , 칼도르,스테핀 , 쿠마르,카우시크 , 라튤리프,더글라스,쥬니어 , 서,순천 , 시몬,앤드류 , 왕,윤-유 , 양,친-챠오 , 양,하이닝
IPC分类号： H01L21/768
CPC分类号： H01L21/76843 , H01L21/76805 , H01L21/76807 , H01L21/76834 , H01L21/76835 , H01L21/76844 , H01L21/76847 , H01L21/76865
摘要： 반도체 웨이퍼용 상호연결 구조물 상에 금속층을 피착하는 방법이 개시된다. 이 방법에서, 금속 도체(14)는 캡층(16)과 유전층(18)에 의패 피복된다. 유전층은 패터닝되어 캡층을 노출시킨다. 그후, 캡층은 스퍼터 에칭되어 캡층을 제거하고 금속 도체((14)를 노출시킨다. 스퍼터 에칭의 프로세스에서, 캡층은 패턴의 측벽 상에 재피착(22)된다. 마지막으로, 하나 이상의 층이 패턴에 피착되어 재피착된 캡층을 피복한다.
반도체 웨이퍼, 캡층, 스퍼터 에칭, 금속 도체

9. 发明公开

KR1020060096506A ＰＦＥＴ에서 붕소 확산도를 감소시키는 방법 및 장치 失效
标题翻译：减少PORS中的BORON差异
公开(公告)号：KR1020060096506A
公开(公告)日：2006-09-11
申请号：KR1020067010820
申请日：2003-12-08
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 부에허,프레드릭,윌리암 , 치담바라오,두레세티 , 도리스,브루스,비. , 후앙,흐시앙-젠 , 양,하이닝
IPC分类号： H01L21/336 , H01L21/265 , H01L21/324
摘要： A stressed film applied across a boundary defined by a structure or a body (e.g. substrate or layer) of semiconductor material provides a change from tensile to compressive stress in the semiconductor material proximate to the boundary and is used to modify boron diffusion rate during annealing and thus modify final boron concentrations and/or profiles/gradients. In the case of a field effect transistor, the gate structure may be formed with or without sidewalls to regulate the location of the boundary relative to source/drain, extension and/or halo implants. Different boron diffusion rates can be produced in the lateral and vertical directions and diffusion rates comparable to arsenic can be achieved. Reduction of junction capacitance of both nFETs and pFETs can be achieved simultaneously with the same process steps.
摘要翻译：应用于由半导体材料的结构或主体（例如衬底或层）限定的边界处的应力膜提供了靠近边界的半导体材料中的拉应力和压缩应力的变化，并用于在退火过程中修饰硼扩散速率，从而改变最终的硼浓度和/或分布/梯度。在场效应晶体管的情况下，栅极结构可以形成有或不具有侧壁以调节边界相对于源极/漏极，延伸和/或晕轮植入物的位置。可以在横向和垂直方向上产生不同的硼扩散速率，并且可以实现与砷相当的扩散速率。可以通过相同的工艺步骤同时实现nFET和pFET的结电容的减小。

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