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1. 发明公开

KR1020080002507A 메모리 모듈 실장 방법 및 메모리 모듈 장치 无效
标题翻译：存储器模块安装方法和使用其的存储器模块设备
公开(公告)号：KR1020080002507A
公开(公告)日：2008-01-04
申请号：KR1020060061375
申请日：2006-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 손재현
IPC分类号： G06F1/16 , G06F12/00
CPC分类号： H01L23/4012 , G06F12/00 , H01L23/522 , H01L23/5386 , H01L23/5387
摘要： A method of mounting memory modules and a memory module device are provided to fold a flexible PCB(Printed Circuit Board) to which a plurality of memory modules are attached and mount the memory modules on a substrate while the memory modules are vertically arranged. A plurality of memory modules(110) is attached to a flexible PCB(120) on which a first connector(122) is formed. The flexible PCB is folded for at least one memory module. A module chassis(130) having an internal space(132) for surrounding and supporting the flexible PCB is mounted on a substrate(140) on which a second connector(142) is formed. The flexible PCB is inserted into the internal space of the module chassis and the first connector is connected to the second connector so as to mount the memory modules on the substrate.
摘要翻译：提供了一种安装存储器模块和存储器模块装置的方法，用于折叠多个存储器模块所连接的柔性PCB（印刷电路板），并在存储器模块垂直布置的同时将存储器模块安装在衬底上。多个存储器模块（110）附接到其上形成有第一连接器（122）的柔性PCB（120）。柔性PCB被折叠用于至少一个存储器模块。具有用于包围和支撑柔性PCB的内部空间（132）的模块底盘（130）安装在其上形成有第二连接器（142）的基板（140）上。柔性PCB被插入到模块底盘的内部空间中，并且第一连接器连接到第二连接器，以将存储器模块安装在基板上。

2. 发明公开

KR1020060000577A 반도체 패키지용 방열 기구 无效
标题翻译：散热器工具用于半导体封装
公开(公告)号：KR1020060000577A
公开(公告)日：2006-01-06
申请号：KR1020040049489
申请日：2004-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 손재현
IPC分类号： H01L23/34
CPC分类号： H01L23/40 , H01L23/3675
摘要： 본 발명은 반도체 패키지에 용이하게 탈부착이 가능하며 단위 반도체 패키지및 메모리 모듈에 적용 가능한 반도체 패키지용 방열 기구를 개시하며, 개시된 본 발명의 반도체 패키지용 방열 기구는, 패키지 내에 반도체 칩과 부착되며 양측면에 슬라이딩 홈을 구비한 고정부와 상기 고정부의 슬라이딩 홈에 대응하는 돌출부를 구비하며 상기 고정부에 슬라이딩 결합되는 방열부를 구비한다.

3. 发明公开

KR1019980055740A 반도체 소자의 제조방법 失效
公开(公告)号：KR1019980055740A
公开(公告)日：1998-09-25
申请号：KR1019960074976
申请日：1996-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 한성오 , 손재현
IPC分类号： H01L27/112
摘要： 본 발명은 반도체 소자의 제조방법을 제공하는 것으로, 제 1 폴리실리콘층 마스크를 이용하여 제 1 폴리실리콘층을 소정두께 식각한 후 산화공정을 실시하여 산화막을 형성하고, 제 2 폴리실리콘층 형성후 자기정합 식각 방법으로 패터닝하여 액티브 영역의 손상 및 필드 산화막 상에 제 1 폴리실리콘층의 잔류물을 방지하며 또한 필드 산화막의 손실을 방지할 수 있는 효과가 있다.

4. 发明公开

KR1019970054103A 플래쉬 이이피롬 셀 제조 방법 无效
公开(公告)号：KR1019970054103A
公开(公告)日：1997-07-31
申请号：KR1019950065723
申请日：1995-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 손재현
IPC分类号： H01L27/108
摘要： 본 발명은 주변 회로에서의 게이트 형성을 위하여 셀 어레이에서와 같이 제1폴리 실리콘층과 제2폴리 실리콘층을 적층하여 같은 높이가 되도록 만들어 줌으로써 한번의 식각 공정으로 셀 영역과 주변 영역의 게이트 전극을 동시에 형성할 수 있도록 한 플래쉬 이이피롬 셀 제조 방법에 관한 것이다.

5. 发明授权

KR101226270B1 스택 패키지 및 스택 패키지의 칩 선택방법 有权
标题翻译：堆叠封装和芯片选择方法
公开(公告)号：KR101226270B1
公开(公告)日：2013-01-25
申请号：KR1020100130731
申请日：2010-12-20
申请人： 에스케이하이닉스 주식회사
发明人： 이대웅 , 황유경 , 손재현 , 강태민 , 윤철근 , 이병도 , 김유환
IPC分类号： G11C5/02 , G11C5/14
CPC分类号： G11C8/12 , H01L24/73 , H01L2224/32145 , H01L2224/32225 , H01L2224/48227 , H01L2224/73265 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06562 , H01L2225/06565 , H01L2924/01322 , H01L2924/00012 , H01L2924/00
摘要： 본 발명의 스택 패키지는, 복수 개의 칩이 적층된 패키지에 있어서, 상기 복수 개의 칩 각각에 존재하는 제1전압강하부와, 상기 복수 개의 칩 각각에 존재하는 제2전압강하부와 상기 제1전압강하부를 직렬로 연결하는 제1라인에 병렬로 연결되어 상기 제1라인의 전압에 따라 온 신호를 인가하며 상기 복수 개의 칩 각각에 존재하는 제1신호생성부와, 상기 제2전압강하부를 직렬로 연결하는 제2라인에 병렬로 연결되어 상기 제2라인의 전압에 따라 온 신호를 인가하며 상기 복수 개의 칩 각각에 존재하는 제2신호생성부와, 그리고 상기 제1신호생성부와 제2신호생성부에서 나온 신호를 조합하여 칩선택신호를 생성하며 상기 복수 개의 칩 각각에 존재하는 칩선택신호생성부를 포함한다.

6. 发明公开

KR1020110114980A 스택 패키지 有权
标题翻译：堆叠包
公开(公告)号：KR1020110114980A
公开(公告)日：2011-10-20
申请号：KR1020100034400
申请日：2010-04-14
申请人： 에스케이하이닉스 주식회사
发明人： 강태민 , 황유경 , 손재현 , 이대웅 , 이병도 , 김유환
IPC分类号： H01L23/12
CPC分类号： H01L23/49816 , H01L23/3128 , H01L23/49811 , H01L23/49833 , H01L23/4985 , H01L24/13 , H01L24/16 , H01L24/32 , H01L24/48 , H01L24/73 , H01L25/105 , H01L2224/0401 , H01L2224/04042 , H01L2224/131 , H01L2224/16225 , H01L2224/2919 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2225/1023 , H01L2225/1058 , H01L2924/00014 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/3511 , H01L2924/00 , H01L2924/00012 , H01L2924/014 , H01L2924/3512 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要： 본 발명은 구성요소들간의 열팽창계수 차이로 인한 크랙 발생을 감소시킨 스택 패키지를 개시한다. 개시된 본 발명의 스택 패키지는, 제1반도체칩과 상기 제1반도체칩을 밀봉하는 제1봉지부재를 갖는 제1패키지; 상기 제1패키지 상에 스택되며, 제2반도체칩과 상기 제2반도체칩을 밀봉하는 제2봉지부재를 갖는 제2패키지; 및 상기 제1패키지의 제1봉지부재 내에 상기 제1패키지와 제2패키지를 전기적으로 연결하도록 설치된 플렉서블 전도체;를 포함한다.

7. 发明公开

KR1020110090376A 반도체 패키지 및 그의 제조방법 无效
标题翻译：半导体封装及其制造方法
公开(公告)号：KR1020110090376A
公开(公告)日：2011-08-10
申请号：KR1020100010109
申请日：2010-02-03
申请人： 에스케이하이닉스 주식회사
发明人： 이대웅 , 황유경 , 손재현 , 강태민 , 윤철근 , 이병도 , 김유환
IPC分类号： H01L23/48 , H01L23/12
CPC分类号： H01L24/97 , H01L24/73 , H01L25/105 , H01L2224/32225 , H01L2224/48227 , H01L2224/73265 , H01L2224/97 , H01L2225/1023 , H01L2225/1052 , H01L2225/107 , H01L2924/12041 , H01L2924/15311 , H01L2924/15331 , H01L2924/181 , H01L2924/19107 , H01L2224/83 , H01L2224/85 , H01L2924/00012 , H01L2924/00
摘要： PURPOSE: A semiconductor package and a fabricating method thereof are provided to simplify a package manufacturing process without an additional process such as a solder ball milling process and a drilling process. CONSTITUTION: A semiconductor package and a fabricating method thereof comprises: a unit substrate(100) having a top side and bottom side; a semiconductor chip(120) which is formed on the top side of the unit substrate and electrically being connected to the unit substrate; a connection terminal which is arranged on the edge of the unit substrate; and a sealing member(150) which is formed on the semiconductor chip to expose the top side of the connection terminal.
摘要翻译：目的：提供一种半导体封装及其制造方法，以简化封装制造工艺，而无需附加工艺，例如焊球研磨工艺和钻孔工艺。构成：半导体封装及其制造方法包括：具有顶侧和底侧的单元基板（100）半导体芯片（120），其形成在所述单元基板的顶侧并电连接到所述单元基板; 连接端子，其设置在所述单元基板的边缘上; 以及形成在所述半导体芯片上以暴露所述连接端子的顶侧的密封构件（150）。

8. 发明公开

KR1020090026601A 반도체 모듈용 냉각 유닛 失效
标题翻译：半导体模块冷却单元
公开(公告)号：KR1020090026601A
公开(公告)日：2009-03-13
申请号：KR1020070091693
申请日：2007-09-10
申请人： 에스케이하이닉스 주식회사
发明人： 손재현
IPC分类号： H01L23/34 , H01L23/36
CPC分类号： H01L23/3672 , F28F2280/08 , H01L2924/0002 , H01L2924/00
摘要： A cooling unit for semiconductor module is provided to allow a user to mounting the semiconductor module to various electronic products regardless of the size of the cooling unit. In a cooling unit for semiconductor module, a first cold body having plate-like(110), a second cooling body(120) opposite directions to the first cold body, a cooling member(130) interposed between the first and the second cold body. A cooling member of which volume is adjusted to control the interval between the first and second cooling body includes a first cooling member(131), a second cooling member(132) and adhesive member(133). An adhesive member is interposed between the first and the second adhesive part.
摘要翻译：提供了一种用于半导体模块的冷却单元，用于允许用户将半导体模块安装到各种电子产品，而与冷却单元的尺寸无关。在半导体模块用冷却单元中，具有板状（110），与第一冷体相反方向的第二冷却体（120）的第一冷却体，设置在第一和第二冷体之间的冷却部件。调节容积以控制第一和第二冷却体之间的间隔的冷却构件包括第一冷却构件（131），第二冷却构件（132）和粘合构件（133）。粘合部件插入在第一和第二粘合部之间。

9. 发明公开

KR1020070000716A 회전 가능한 방열 장치 无效
标题翻译：可转换散热器的装置
公开(公告)号：KR1020070000716A
公开(公告)日：2007-01-03
申请号：KR1020050056283
申请日：2005-06-28
申请人： 에스케이하이닉스 주식회사
发明人： 손재현
IPC分类号： H05K7/20
CPC分类号： H05K7/20436 , C09K5/14 , H05K7/20336
摘要： A rotatable heat sink apparatus is provided to reduce an installation space by having hinge-coupled upper and lower cooling plates. In a rotatable heat sink apparatus, a lower cooling plate(110) is mounted at one side of a semiconductor DRAM module(130). An upper cooling plate(120) is hinge-coupled with a rotation axis(140) installed at one end portion of the lower cooling plate(110). The rotation axis(140) is a heat pipe.
摘要翻译：提供一种旋转散热装置，通过具有铰链联结的上下冷却板来减少安装空间。在可旋转散热装置中，下部冷却板（110）安装在半导体DRAM模块（130）的一侧。上冷却板（120）与安装在下冷却板（110）的一个端部处的旋转轴线（140）铰链联接。旋转轴（140）是热管。

10. 发明授权

KR100316060B1 플래시메모리의레이아웃및그형성방법 有权
标题翻译：闪存的布局及其形成方法
公开(公告)号：KR100316060B1
公开(公告)日：2002-02-19
申请号：KR1019980022624
申请日：1998-06-16
申请人： 에스케이하이닉스 주식회사
发明人： 이희열 , 손재현
IPC分类号： H01L27/115
摘要： 본 발명은 플래시 메모리의 레이 아웃 및 그 형성 방법에 관한 것으로, 특히 플래시 메모리는 데이터의 저장 및 소거하는 복수개의 셀 트랜지스터들과, 게이트 전극, 워드 라인 축에 대하여 각각 대각 방향으로 교차해서 배치된 공통 드레인 전극과 소스 전극을 구비하며, 셀의 채널 폭보다 2배 이상 큰 채널 폭을 가지며 해당 셀 트랜지스터가 선택되도록 스위칭하는 선택 트랜지스터와, 선택 트랜지스터의 소스 전극에 연결되며 셀 트랜지스터의 드레인 전극에 병렬로 연결되며 해당 셀 트랜지스터로 데이터를 입/출력하는 한 쌍의 셀 비트 라인과, 선택 트랜지스터의 드레인 전극과 주변 회로에 연결된 한 쌍의 어레이 비트 라인을 구비하며, 복수개의 셀 트랜지스터들 중에서 제 1 셀 트랜지스터를 선택하는 선택 트랜지스터가 소스 전극을 통해서 한 쌍� �� 셀 비트 라인 중에서 제 1 셀 비트 라인에 연결되며 드레인 전극을 통해서 한 쌍의 어레이 비트 라인 중에서 제 2 어레이 비트 라인에 연결되며, 제 2 셀 트랜지스터를 선택하는 다른 선택 트랜지스터가 소스 전극을 통해서 제 2 셀 비트 라인에 연결되며 드레인 전극을 통해서 제 1 어레이 비트 라인에 연결된다. 따라서, 본 발명은 어레이 비트 라인과 셀 비트 라인을 1:1로 배열하면서도 선택 트랜지스터의 채널 폭을 셀 트랜지스터의 채널 폭보다 크게 형성하여 선택 트랜지스터의 전류 구동 능력, 전압 전달 능력의 향상과 비트 라인의 RC 지연을 개선시킬 수 있다.

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