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1. 发明公开

KR1020090098832A 반도체 장치의 제조 방법 无效
标题翻译：半导体器件制造方法
公开(公告)号：KR1020090098832A
公开(公告)日：2009-09-17
申请号：KR1020097012675
申请日：2007-11-29
申请人： 스미토모덴키고교가부시키가이샤
发明人： 다마소히데토 , 후지카와카즈히로 , 하라다신
IPC分类号： H01L29/78 , H01L29/417 , H01L21/265
CPC分类号： H01L29/7802 , H01L21/0465 , H01L29/1608 , H01L29/66068 , H01L21/02164 , H01L21/2253
摘要： A semiconductor device manufacturing method comprising a first step of forming an ion implantation mask (103) in a partial region of the surface of a semiconductor (102), a second step of implanting ions of a first dopant into at least a part of the exposed region of the surface of the semiconductor (102) other than the region where the ion implantation mask (103) is formed and forming a first dopant implantation region (106), a third step of removing a part of the ion implantation mask (103) after the formation of the first dopant implantation region (106) to enlarge the exposed region of the surface of the semiconductor (102), and a fourth step of implanting ions of a second dopant into at least a part of the enlarged exposed region of the surface of the semiconductor (102) to form a second dopant implantation region (107).
摘要翻译：一种半导体器件制造方法，包括在半导体（102）的表面的部分区域中形成离子注入掩模（103）的第一步骤，将第一掺杂剂的离子注入暴露的第一掺杂剂的至少一部分的第二步骤除了形成离子注入掩模（103）的区域以外的半导体（102）的表面的区域，形成第一掺杂剂注入区（106），第三步骤，去除部分离子注入掩模（103）在形成第一掺杂剂注入区域（106）以扩大半导体（102）的表面的暴露区域之后，以及第四步骤，将第二掺杂剂的离子注入至半导体（102）的表面以形成第二掺杂剂注入区（107）。

2. 发明公开

KR1020060017849A 전계 효과 트랜지스터 失效
标题翻译：场效应晶体管
公开(公告)号：KR1020060017849A
公开(公告)日：2006-02-27
申请号：KR1020057023412
申请日：2004-05-21
申请人： 스미토모덴키고교가부시키가이샤
发明人： 후지카와카즈히로 , 하라다신 , 마츠나미히로유키 , 기모토츠네노부
IPC分类号： H01L29/78
CPC分类号： H01L29/66901 , H01L29/0634 , H01L29/1608 , H01L29/808
摘要： An electric-field moderating layer (12) and a p-type buffer layer (2) are formed on an SiC single crystal substrate (1). The electric-field moderating layer (12) is so formed between the p-type buffer layer (2) and the SiC single crystal substrate (1) that it is in contact with the SiC single crystal substrate (1). An n- type semiconductor layer (3) is formed on the p-type buffer layer (2). A p-type semiconductor layer (10) is formed on the n-type semiconductor layer (3). An n+-type source region layer (4) and an n+- type drain region layer (5) are formed at a certain distance from each other within the p-type semiconductor layer (10). A p+-type gate region layer (6) is formed in a portion of the p-type semiconductor layer (10) lying between the n+-type source region layer (4) and the n+-type drain region layer (5).
摘要翻译：在SiC单晶衬底（1）上形成电场调节层（12）和p型缓冲层（2）。在p型缓冲层（2）和与SiC单晶衬底（1）接触的SiC单晶衬底（1）之间形成电场调节层（12）。 n型半导体层（3）形成在p型缓冲层（2）上。在n型半导体层（3）上形成p型半导体层（10）。在p型半导体层（10）内以一定距离形成n +型源极区（4）和n +型漏极区（5）。在位于n +型源极区（4）和n +型漏极区（5）之间的p型半导体层（10）的一部分中形成p +型栅极区域层（6）。

3. 发明授权

KR100985808B1 전계 효과 트랜지스터 失效
标题翻译：场效应晶体管
公开(公告)号：KR100985808B1
公开(公告)日：2010-10-06
申请号：KR1020057023412
申请日：2004-05-21
申请人： 스미토모덴키고교가부시키가이샤
发明人： 후지카와카즈히로 , 하라다신 , 마츠나미히로유키 , 기모토츠네노부
IPC分类号： H01L29/78
CPC分类号： H01L29/66901 , H01L29/0634 , H01L29/1608 , H01L29/808
摘要： 본 발명의 전계 효과 트랜지스터는 SiC 단결정 기판(1)상에 전계 완화층(12) 및 p-형 버퍼층(2)이 형성되어 있다. 전계 완화층(12)은 p-형 버퍼층(2)과 SiC 단결정 기판(1) 사이에서 SiC 단결정 기판(1)과 접하도록 형성되어 있다. p-형 버퍼층(2)상에는 n 형 반도체층(3)이 형성되어 있다. n 형 반도체층(3)상에는 p 형 반도체층(10)이 형성되어 있다. p 형 반도체층(10) 중에는 소정의 간격을 두고 n+형 소스 영역층(4) 및 n+형 드레인 영역층(5)이 형성되어 있다. n+형 소스 영역층(4)과 n+형 드레인 영역층(5) 사이에 위치한 p 형 반도체층(10)의 영역 부분에는 p+형 게이트 영역층(6)이 형성되어 있다.
摘要翻译：在本发明的场效应晶体管中，在SiC单晶衬底1上形成电场缓和层12和p型缓冲层2。电场缓和层12形成为与p型缓冲层2和SiC单晶衬底1之间的SiC单晶衬底1接触。在p型缓冲层2上形成n型半导体层3。在n型半导体层3上形成p型半导体层10。在p型半导体层10中，以预定间隔形成n +型源极区域层4和n +型漏极区域层5。在位于n +型源极区域层4与n +型漏极区域层5之间的p型半导体层10的区域形成有p +型的栅极区域层6。

4. 发明公开

KR1020040091130A 횡형 접합형 전계효과트랜지스터 및 그 제조방법 失效
标题翻译：横向结型场效应晶体管及其制造方法
公开(公告)号：KR1020040091130A
公开(公告)日：2004-10-27
申请号：KR1020047014319
申请日：2002-12-02
申请人： 스미토모덴키고교가부시키가이샤
发明人： 후지카와카즈히로 , 하라다신 , 히로츠케니치 , 하츠카와사토시 , 호시노타카시 , 마츠나미히로유키 , 키모토츠네노부
IPC分类号： H01L29/808
CPC分类号： H01L29/0634 , H01L29/1058 , H01L29/1066 , H01L29/42316 , H01L29/66893 , H01L29/808
摘要： 본 횡형 접합형 전계효과트랜지스터에 의하면, 제 3반도체층(13) 내의 소스/드레인영역층(6, 8)의 사이에는, 제 2반도체층(12) 및 제 3반도체층(13)에 걸치도록, 하부면이 제 2반도체층(12)에까지 뻗어 있도록 형성되고, 제 2반도체층(12)의 불순물농도보다도 높은 p형의 불순물농도를 함유하는 제 1게이트전극층(18A)이 형성되어 있다. 또한, 제 5반도체층(15) 내의 소스/드레인영역층(6, 8)의 사이에는, 하부면이 제 4반도체층(14)에까지 뻗어 있도록 형성되고, 제 1게이트전극층(18A)과 거의 동일한 불순물농도를 가지며, 또한, 동전위를 가지는 p형의 불순물을 함유하는 제 2게이트전극층(18B)이 형성되어 있다. 그 결과, 양호한 내압성능을 유지한 채 온저항을 저감 가능하게 하는 구조를 가지는 횡형 접합형 전계효과트랜지터를 제공하는 것을 가능하게 한다.

5. 发明授权

KR100876487B1 횡형 접합형 전계효과트랜지스터 및 그 제조방법 失效
标题翻译： 횡형접합형전계효과트랜스터터및및제법법
公开(公告)号：KR100876487B1
公开(公告)日：2008-12-31
申请号：KR1020047014319
申请日：2002-12-02
申请人： 스미토모덴키고교가부시키가이샤
发明人： 후지카와카즈히로 , 하라다신 , 히로츠케니치 , 하츠카와사토시 , 호시노타카시 , 마츠나미히로유키 , 키모토츠네노부
IPC分类号： H01L29/808
CPC分类号： H01L29/0634 , H01L29/1058 , H01L29/1066 , H01L29/42316 , H01L29/66893 , H01L29/808
摘要： A lateral junction field effect transistor includes a first gate electrode layer (18A) arranged in a third semiconductor layer (13) between source/drain region layers (6, 8), having a lower surface extending on the second semiconductor layer (12), and doped with p-type impurities more heavily than the second semiconductor layer (12), and a second gate electrode layer (18B) arranged in a fifth semiconductor layer (15) between the source/drain region layers (6, 8), having a lower surface extending on a fourth semiconductor layer (14), having substantially the same concentration of p-type impurities as the first gate electrode layer (18A), and having the same potential as the first gate electrode layer (18A). Thereby, the lateral junction field effect transistor has a structure, which can reduce an on-resistance while maintaining good breakdown voltage properties.
摘要翻译：横向结型场效应晶体管包括：布置在源极/漏极区域层（6,8）之间的第三半导体层（13）中的第一栅电极层（18A），其具有在第二半导体层（12）上延伸的下表面; 并且比第二半导体层（12）更重地掺杂有p型杂质;以及第二栅电极层（18B），其布置在源/漏区层（6,8）之间的第五半导体层（15）中，在第四半导体层（14）上延伸的下表面，具有与第一栅电极层（18A）基本相同的p型杂质浓度，并具有与第一栅电极层（18A）相同的电势。由此，横向结型场效应晶体管具有能够在维持良好的耐压特性的同时降低导通电阻的结构。＆lt;图像＆GT;

6. 发明授权

KR100678251B1 종형 접합형 전계효과 트랜지스터, 및 종형 접합형전계효과 트랜지스터의 제조방법 失效
标题翻译：垂直连接场效应晶体管及其制造方法
公开(公告)号：KR100678251B1
公开(公告)日：2007-02-02
申请号：KR1020057000626
申请日：2003-07-24
申请人： 스미토모덴키고교가부시키가이샤
发明人： 호시노타카시 , 하라다신 , 후지카와카즈히로 , 하츠카와사토시 , 히로츠케니치
IPC分类号： H01L21/337 , H01L29/80 , H01L29/808
CPC分类号： H01L29/66068 , H01L29/0634 , H01L29/1058 , H01L29/1066 , H01L29/1608 , H01L29/2003 , H01L29/66446 , H01L29/66909 , H01L29/8083
摘要： 본 발명에 관련되는 종형 JFET(1a)는, n
+ 형 드레인 반도체부(2)와 n형 드리프트 반도체부(3)와, p
+ 형 게이트 반도체부(4)와, n형 채널 반도체부(5)와, n
+ 형 소스 반도체부(7)와, p
+ 형 게이트 반도체부(8)를 구비한다. n형 드리프트 반도체부(3)는, n
+ 형 드레인 반도체부(2)의 주요면 위에 형성되고, 이 주요면과 교차하는 방향으로 신장하는 제 1~제 4의 영역(3a~3d)을 가진다. p
+ 형 게이트 반도체부(4)는, n형 드리프트 반도체부(3)의 제 1~제 3의 영역(3a~3c) 위에 형성되어 있다. n형 채널 반도체부(5)는, p
+ 형 게이트 반도체부(4)를 따라서 형성되고, n형 드리프트 반도체부(3)의 제 4의 영역(3d)에 전기적으로 접속되어 있는 것을 특징으로 한 것이다.

7. 发明公开

KR1020050021471A 종형 접합형 전계효과 트랜지스터, 및 종형 접합형전계효과 트랜지스터의 제조방법 失效
标题翻译：垂直连接场效应晶体管及其制造方法
公开(公告)号：KR1020050021471A
公开(公告)日：2005-03-07
申请号：KR1020057000626
申请日：2003-07-24
申请人： 스미토모덴키고교가부시키가이샤
发明人： 호시노타카시 , 하라다신 , 후지카와카즈히로 , 하츠카와사토시 , 히로츠케니치
IPC分类号： H01L21/337 , H01L29/80 , H01L29/808
CPC分类号： H01L29/66068 , H01L29/0634 , H01L29/1058 , H01L29/1066 , H01L29/1608 , H01L29/2003 , H01L29/66446 , H01L29/66909 , H01L29/8083
摘要： 본 발명에 관련되는 종형 JFET(1a)는, n
+ 형 드레인 반도체부(2)와 n형 드리프트 반도체부(3)와, p
+ 형 게이트 반도체부(4)와, n형 채널 반도체부(5)와, n
+ 형 소스 반도체부(7)와, p
+ 형 게이트 반도체부(8)를 구비한다. n형 드리프트 반도체부(3)는, n
+ 형 드레인 반도체부(2)의 주요면 위에 형성되고, 이 주요면과 교차하는 방향으로 신장하는 제 1~제 4의 영역(3a~3d)을 가진다. p
+ 형 게이트 반도체부(4)는, n형 드리프트 반도체부(3)의 제 1~제 3의 영역(3a~3c) 위에 형성되어 있다. n형 채널 반도체부(5)는, p
+ 형 게이트 반도체부(4)를 따라서 형성되고, n형 드리프트 반도체부(3)의 제 4의 영역(3d)에 전기적으로 접속되어 있는 것을 특징으로 한 것이다.

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