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1. 发明公开

KR1020010036644A 디지털 시그널 프로세서를 위한 실시간 제어 시스템 失效
标题翻译：数字信号处理器实时控制系统
公开(公告)号：KR1020010036644A
公开(公告)日：2001-05-07
申请号：KR1019990043749
申请日：1999-10-11
申请人： 삼성전자주식회사
发明人： 명윤찬
IPC分类号： G06F9/46
CPC分类号： G06F9/463
摘要： PURPOSE: A real-time control system for a digital signal processor is provided to optimize a structure of ready queue and a waiting queue, and to support multi-address region, modular addressing, and circular addressing. CONSTITUTION: A ready queue(10) is equipped with the first priority link for fetching a task control block at high speed as much as the number of an order of priority. A waiting queue(20) is equipped with the second priority link for fetching a task control block at high speed. An internal memory(30) is controlled through an architecture composed of memory size information, memory map information and next information. An internal memory group(40) is equipped with at least one or more external memories controlled by the architecture. A timer wheel(50) controls a timer control block in a form of pointer array. A system control unit(60) removes an indeterminable time characteristic, and controls a system in real time.
摘要翻译：目的：提供数字信号处理器的实时控制系统，以优化就绪队列和等待队列的结构，并支持多地址区域，模块化寻址和循环寻址。构成：准备好的队列（10）配备有用于以高速度获取任务控制块的第一优先级链路，与优先级顺序一样多。等待队列（20）配备有用于高速获取任务控制块的第二优先级链路。通过由存储器大小信息，存储器映射信息和下一个信息组成的架构来控制内部存储器（30）。内部存储器组（40）装备有由该架构控制的至少一个或多个外部存储器。定时轮（50）以指针阵列的形式控制定时器控制块。系统控制单元（60）去除不可确定的时间特性，并实时控制系统。

2. 发明授权

KR100678930B1 디지털 시그널 프로세서를 위한 실시간 제어 시스템 失效
标题翻译：数字信号处理器实时控制系统
公开(公告)号：KR100678930B1
公开(公告)日：2007-02-07
申请号：KR1019990043749
申请日：1999-10-11
申请人： 삼성전자주식회사
发明人： 명윤찬
IPC分类号： G06F9/46
CPC分类号： G06F9/463
摘要： 본 발명은, 멀티태스킹 환경에서 동일한 우선순위를 갖는 태스크 제어 블록들의 시작 태스크 제어 블록과 종료 태스크 제어 블록을 가리킴에 따라 원하는 해당 우선순위의 태스크 제어 블록을 고속으로 인출할 수 있도록 하는 우선순위 링크를 우선순위 갯수만큼 각각 포함하는 레디 큐(ready queue) 및 웨이팅 큐(waiting queue)를 통해 실시간적으로 태스크들 간의 스위칭과 메시지 전달을 각각 수행하고, 다수의 타이머가 존재하더라도 결정적인 시간 특성을 갖도록 하기 위해 포인터 배열 형태의 두 개의 타이머 휠(timer wheel)을 통해 타이머 제어 블록(timer control block)을 관리하며, 사용자 요구에 따라 고속을 원할 경우엔 내부 메모리를 할당하고 그렇지 않은 경엔 외부 메모리를 할당하고, 내부 메모리가 모두 할당됐으면 상기 외부 메모리를 이용하도록 메모리 관리를 수행하는 디지털 시그널 프로세서를 위한 실시간 제어 시스템에 관한 것이다.
본 발명에 따르면, 비결정론적인 시간 특성을 최대한 제거하여 디지털 시그널 프로세서를 위한 실시간적인 시스템 제어를 수행할 수 있는 이점이 있다.
DSP, RTOS, 레디 큐, 웨이팅 큐, 타이머 휠

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