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1. 发明授权

KR101714784B1 피크 윈도윙을 이용한 피크대평균전력비 감소 방법 및 장치 有权
标题翻译：通过使用峰值窗口降低平均功率比的峰值的方法和装置
公开(公告)号：KR101714784B1
公开(公告)日：2017-03-10
申请号：KR1020100006591
申请日：2010-01-25
申请人： 삼성전자주식회사
发明人： 강인태 , 배정화 , 우정욱 , 김신호 , 배상민 , 임종한 , 김동민 , 이보람
IPC分类号： H03F1/32 , H04L27/26
CPC分类号： H04L27/2624
摘要： 본발명은피크윈도윙을이용한피크대평균전력비(PAPR) 감소방법및 장치에대한것이다. 본발명의장치는, 입력신호의절대값을계산하는절대값계산기와, 상기절대값에서미리정해진클리핑임계레벨을감산하는감산기와, 상기감산된신호에대해미리정해지는스무딩방식에따라스무딩을수행하여제1 스무딩된신호를출력하는스무딩부와, 상기클리핑임계레벨에상기제1 스무딩된신호를합산하는합산기와, 상기클리핑임계레벨에상기합산된신호의역을곱하여제2 스무딩된신호를출력하는역원계산기와, 상기입력신호에상기제2 스무딩된신호를곱하여최종 PAPR 감소된신호를출력하는곱셈기를포함한다. 이러한본 발명은높은대역폭및 데이터율의신호를지연없이처리하면서과보상이발생하는문제점을해소하여, 비트에러율(BER) 및인접채널누설비(ACLR) 성능에대한클리핑의영향을최소화한다.
摘要翻译：提供了一种使用峰值窗口降低峰均功率比（PAPR）的方法和装置。在该装置中，绝对值计算器（1104）计算输入信号的绝对值，减法器（1106）从绝对值减去预定的限幅阈值电平，平滑单元（1108）根据减法信号对减法信号进行平滑处理预定的平滑方案并输出第一平滑信号，加法器（1110）将第一平滑信号与削波阈值电平相加，逆计算器（1112）通过将削波阈值乘以相加的逆的值来输出第二平滑信号信号和乘法器（1114）通过将输入信号乘以第二平滑信号来输出最终PAPR降低信号。该方法和装置在不延迟地处理具有大带宽和高数据速率的信号的同时解决过度补偿问题，从而最小化对误码率（BER）和相邻信道泄漏比（ACLR）性能的削波影响。

2. 发明授权

KR101359033B1 이산 푸리에 변환 장치 및 방법 有权
标题翻译：离散傅里叶变换的装置和方法
公开(公告)号：KR101359033B1
公开(公告)日：2014-02-11
申请号：KR1020070096284
申请日：2007-09-21
申请人： 삼성전자주식회사
发明人： 강준규 , 강인태 , 이보람 , 김민구
IPC分类号： G06F17/14
摘要： 본 발명은 이산 푸리에 변환 장치 및 방법에 관한 것으로, 이산 푸리에 변환 길이를 확인하고 이를 인수분해하여 소수(prime number)의 조합으로 나누는 인수분해부와, 상기 인수분해부에서 나눈 상기 소수의 조합 정보를 이용하여 필요로하는 스테이지 수와 필요로 하는 래딕스(Radix)들을 확인하여 연산할 가변 래딕스 버터플라이를 선택하고 상기 선택한 가변 래딕스 버터플라이의 래딕스를 설정하는 스테이지 제어부와, 상기 스테이지 제어부로부터 연산의 동작여부와 동작할 래딕스 값을 선택받고 선택받은 래딕스로 버터플라이 연산을 수행하는 상기 가변 래딕스 버터플라이를 포함하여서 스테이지를 줄임으로 하드웨어이 낭비를 줄이는 효과가 있다.
이산 푸리에 변환, DFT(Discrete Fourier Transform), 버터플라이

3. 发明公开

KR1020100082693A 이동통신 시스템에서 단말의 랜덤 액세스 제어장치 및 방법 有权
标题翻译：用于控制无线通信系统中UE的随机接入过程的设备和方法
公开(公告)号：KR1020100082693A
公开(公告)日：2010-07-19
申请号：KR1020090010251
申请日：2009-02-09
申请人： 삼성전자주식회사
发明人： 김성훈 , 임채만 , 강인태 , 조준영 , 배병재
IPC分类号： H04W74/08
CPC分类号： H04W74/08 , H04W74/0816 , H04W74/0833 , H04W74/085
摘要： PURPOSE: A device and a method for controlling random access process of a user equipment in a wireless communication system are provided to enable a TA timer to reduce the inverse transmission in wrong inverse transmission timing when a driving terminal performs a random access procedure. CONSTITUTION: An N_TA(Timing Adjusting) is adjusted to '0' and a preamble is transmitted during random access(410), and an inverse transmission timing is adjusted by being adjusted to a TA command of a message received to a base station and a TA timer is restarted(425). A connection resolution message is received from a base station, and the TA timer is stopped and a random access procedure is restarted while transmitting the preamble if a contention resolution is failed.
摘要翻译：目的：提供一种用于在无线通信系统中控制用户设备的随机接入过程的装置和方法，以使TA定时器能够在驱动终端执行随机接入过程时减少错误的反向传输定时中的反向传输。构成：将N_TA（时序调整）调整为“0”，在随机接入（410）期间发送前导码，并且通过调整到接收到基站的消息的TA命令来调整逆发送定时， TA定时器重启（425）。从基站接收到连接解析消息，并且如果竞争解决失败，则TA定时器被停止并且在发送前导码的同时重新开始随机接入过程。

4. 发明公开

KR1020090030759A 이산 푸리에 변환 장치 및 방법 有权
标题翻译：离散傅里叶变换的装置和方法
公开(公告)号：KR1020090030759A
公开(公告)日：2009-03-25
申请号：KR1020070096284
申请日：2007-09-21
申请人： 삼성전자주식회사
发明人： 강준규 , 강인태 , 이보람 , 김민구
IPC分类号： G06F17/14
CPC分类号： G06F17/141
摘要： A Discrete Fourier Transform apparatus and a method are provided to minimize a number of butterfly stages by using a variable radix butterfly. A Discrete Fourier Transform apparatus comprises a factorization unit(200), a stage control unit(210), a variable radix butterfly(212~220), and an index sorting unit(250). The factorization unit provides a combination of a prime number to the stage control unit and the index sorting unit, when a size of Discrete Fourier Transform point N is confirmed. The stage control unit selects a variable radix butterfly to be computed by confirming a number of necessary butterfly when receiving combination information of a prime number, and sets up the radix of the selected variable radix butterfly. The variable radix butterfly performs a butterfly operation by using the radix which is set up by the stage control unit. A plurality of butterfly is connected through a pipeline. Each butterfly outputs inputted data after butterfly computation.
摘要翻译：提供一种离散傅立叶变换装置和方法，通过使用可变的基数蝴蝶来最小化多个蝴蝶阶段。离散傅立叶变换装置包括分解单元（200），级控制单元（210），可变基数蝶形（212〜220）和索引分类单元（250）。当确定离散傅里叶变换点N的大小时，分解单元提供素数与舞台控制单元和索引分类单元的组合。舞台控制单元在接收素数的组合信息时，通过确认必需的蝴蝶数来选择要计算的可变基数蝴蝶，并且设置所选择的变量小数蝴蝶的基数。可变基数蝶形通过使用由级控制单元设置的基数来执行蝶形运算。多个蝴蝶通过管道连接。蝴蝶计算后，每个蝶形输出输入的数据。

5. 发明授权

KR101821294B1 감소된 대역폭 이티 및 디피디 처리장치 및 그 처리방법 有权
公开(公告)号：KR101821294B1
公开(公告)日：2018-01-23
申请号：KR1020110095051
申请日：2011-09-21
申请人： 삼성전자주식회사
发明人： 강인태 , 배상민 , 임종한
IPC分类号： H04B1/62 , H04B1/04
CPC分类号： H04B1/0475 , H04B1/0028
摘要： 감소된대역폭 ET 및 DPD 처리장치및 그처리방법이개시된다. 본발명의실시예에따른감소된대역폭 ET 및 DPD 처리장치는, 기저대역(baseband)에서표준에따라생성되어 Tx 필터를통과한신호에대하여 PAPR(Peak to Average Power Ratio) 감소시발생하는부돌출부(side lobe) 증가를억제하는 CFR(Crest Factor Reduction)부; CFR부로부터출력되는 I/Q 신호에대하여원래의포락선크기와감소된대역폭포락선크기를입력으로받아전치왜곡(pre-distortion)을실행하는리스케일링 DPD(Rescaling Digital Pre-Distortion)부; CFR부로부터출력되는 I/Q 신호에기초하여포락선신호를감소된대역폭포락선신호로변환하는포락선변환부; 포락선변환부로부터출력되는신호를변조하여전력을생성하는공급변조기(Supply Modulator); 및공급변조기에의해생성된전력을전원으로사용하여리스케일링 DPD부로부터출력된신호에기초하는입력신호의크기및 위상성분을증폭시키는전력증폭기를포함하는것을특징으로한다.

6. 发明授权

KR101592920B1 모듈러 연산 방법 및 이를 위한 장치 有权
标题翻译：用于执行模块化计算的方法和装置
公开(公告)号：KR101592920B1
公开(公告)日：2016-02-12
申请号：KR1020090051480
申请日：2009-06-10
申请人： 삼성전자주식회사
发明人： 우정욱 , 강인태 , 권윤주 , 김동민
IPC分类号： G06F7/52 , G06F7/00
CPC分类号： G06F7/72 , G06F7/535 , G06F2207/5353
摘要： 본발명의제수()의제곱이피제수()보다크거나같은경우의모듈러연산방법은을만족하는연산스테이지의개수()를계산하는연산스테이지개수판단단계, 상수()의초기값을상기의절반이상의값 중가장작은정수로설정하는초기화단계, 상기가상기과상기의곱()보다크거나같은경우상기에서상기를뺀 값을상기로갱신하는제 1 연산단계, 상기의절반이상의값 중가장작은정수를상기로갱신하는제 2 연산단계를포함하며, 상기제 1 연산단계와상기제 2 연산단계를회반복실행하여, 상기를상기모듈러연산의결과로출력하는것을특징으로한다. 또한상기제 1 연산단계는상기가상기보다작은경우, 상기의값을유지하는것을특징으로한다. 본발명의모듈러연산방법및 이를위한장치에의하면모듈러연산또는나누기연산의연산량이제수의크기에따라선형적으로증가하지않고에비례하여증가하므로, 결과적으로전체연산량이감소하며연산속도를증가한다.

7. 发明公开

KR1020150131901A 통신 시스템에서 송신 신호 처리 장치 및 방법 审中-实审
标题翻译：用于处理通信系统中的发送信号的方法和装置
公开(公告)号：KR1020150131901A
公开(公告)日：2015-11-25
申请号：KR1020140111450
申请日：2014-08-26
申请人： 삼성전자주식회사
发明人： 배정화 , 강인태 , 연해동
IPC分类号： H04L27/26 , H04L25/03
CPC分类号： H04L27/2636 , H04L27/2607
摘要： 본발명의다양한실시예는심볼의스펙트럼특성을변경하는윈도우함수를이용하여송신신호를처리하는장치및 방법에관한것으로, 송신장치에있어서, 다수개의연속적인심볼을생성하는심볼생성기; 및상기심볼생성기와결합되는심볼윈도윙처리기를포함하고, 상기심볼윈도윙처리부는, 제1 윈도우함수와, 상기제1 윈도우함수와제2 윈도우함수의차를이용한제3 윈도우함수를적용하여상기다수개의연속적인심볼들의각각의스펙트럼특성을변경하고, 스펙트럼특성이변경된상기다수개의연속적인심볼들중 이웃하는심볼들을서로그 일부가중첩되도록처리할수 있다. 또한, 다양한실시예가가능하다.
摘要翻译：根据本发明的实施例，公开了一种使用改变符号的频谱特性的窗函数来处理发送信号的方法和装置。发送装置包括生成多个连续符号的符号发生器，以及与符号发生器耦合的符号加窗处理器。符号加窗处理器应用使用第一窗口和第二窗口之间的差异的第一窗口功能和第三窗口功能，并且改变多个连续符号中的每一个的频谱特性，并处理多个连续符号中的相邻符号频谱特性的连续符号被改变，使得符号部分地彼此重叠。此外，各种实施例是可能的。

8. 发明公开

KR1020110116511A 피크 윈도윙을 위한 스무딩 장치 有权
标题翻译：平滑窗口的平板电脑
公开(公告)号：KR1020110116511A
公开(公告)日：2011-10-26
申请号：KR1020100035963
申请日：2010-04-19
申请人： 삼성전자주식회사
发明人： 강인태
IPC分类号： H03F1/32 , H03H17/02
CPC分类号： H04L27/2624 , H03F1/32 , H03F1/3241 , H03F1/3252 , H03H17/02 , H03H17/0202
摘要： 본 발명은 피크 윈도윙을 위한 스무딩 장치를 개시한다. 상기 스무딩 장치는, 피크 윈도윙을 위한 입력 신호와 미리 정해진 클리핑 임계레벨을 이용하여 스무딩을 위한 제1 입력 신호를 생성하는 연산기와, 상기 제1 입력 신호에서 피드백 신호를 감산하는 감산기와, 상기 감산된 신호의 각 샘플과 '0' 중 큰 값으로 구성된 제2 입력 신호를 생성하는 최대값 연산기와, 상기 제2 입력 신호의 각 샘플에, 제1 윈도우 계수 조합과 미리 정해지는 이득을 곱하여 합산함으로써 다음 스무딩 입력 신호를 위한 피드백 신호를 생성하는 피드백 경로와, 상기 제2 입력 신호의 각 샘플에, 저역통과필터링을 위한 제2 윈도우 계수 조합을 곱하여 합산함으로써 스무딩된 신호를 생성하는 길쌈 연산기를 포함한다. 여기서 상기 제2 윈도우 계수 조합은 상기 제1 윈도우 계수 조합과, 상기 제1 윈도우 계수 조합과 상이한 제3 윈도우 계수 조합을 포함한다.
摘要翻译：用于峰值窗口的平滑装置包括：运算器，用于使用用于峰值窗口的输入信号和预定的限幅阈值电平来产生用于平滑的第一输入信号。该装置还包括用于从第一输入信号中减去反馈信号的减法器和用于产生第二输入信号的最大运算符。该装置还包括反馈路径，用于通过将第二输入信号的样本乘以第一窗系数组合和预定增益中的窗系数，并对相乘结果求和来生成下一平滑输入信号的反馈信号。该装置还包括卷积算子，用于通过将第二输入信号的采样乘以用于低通滤波的第二窗系数组合中的窗系数并将乘法结果相加来产生平滑信号。

9. 发明公开

KR1020110012537A 단일 반송파-주파수 분할 다중 접속 통신 시스템에서 물리적 랜덤 접속 채널을 위한 신호 송신 장치 및 방법 无效
标题翻译：单载波频分多址接入通信系统中发送物理随机接入信道信号的装置及方法
公开(公告)号：KR1020110012537A
公开(公告)日：2011-02-09
申请号：KR1020090070286
申请日：2009-07-30
申请人： 삼성전자주식회사
发明人： 강인태 , 배정화 , 이보람 , 배상민 , 임종한
IPC分类号： H04B7/26 , H04B7/005 , H04J1/05
CPC分类号： H04L27/2636 , H04B7/005 , H04J1/06 , H04L27/2628 , H04L27/263 , H04L27/2657
摘要： PURPOSE: An apparatus and a method for transmitting a signal on a physical random access channel in a single carrier-frequency division multiplexing access communication system is provided to reduce the size of a buffer of a CP controller by placing the CP controller between an N2-point IFFT device and an up-sampler. CONSTITUTION: An N1-point DFT(Discrete Fourier Transform) unit(411) process a discrete Fourier transform operation for an input signal. A first sub carrier allocator(413) maps a processed signal to a frequency domain. An N2-point IFFT(Inverse Fast Fourier Transform) unit(415) processes an inverse fast Fourier transform operation for the mapped signal. A CP(Cyclic Prefix) controller(417) inserts a CP into the processed signal. An upsampler(419) performs an up-sampling and interpolation for the CP-inserted signal.
摘要翻译：目的：提供一种用于在单载波频分复用接入通信系统中在物理随机接入信道上发送信号的装置和方法，用于通过将CP控制器放置在N2- 点IFFT设备和上采样器。构成：N1点DFT（离散傅里叶变换）单元（411）处理用于输入信号的离散傅立叶变换操作。第一子载波分配器（413）将经处理的信号映射到频域。 N2点IFFT（快速傅里叶逆变换）单元（415）处理映射信号的快速傅里叶逆变换。 CP（循环前缀）控制器（417）将CP插入处理的信号中。上采样器（419）对CP插入信号执行上采样和插值。

10. 发明公开

KR1020090030378A 이동통신 시스템에서 블럭 인터리빙을 위한 장치 및 방법 无效
标题翻译：移动通信系统中的块交织的装置和方法
公开(公告)号：KR1020090030378A
公开(公告)日：2009-03-25
申请号：KR1020070095628
申请日：2007-09-20
申请人： 삼성전자주식회사
发明人： 이보람 , 이종훈 , 김민구 , 강인태 , 강준규
IPC分类号： H03M13/27
CPC分类号： H03M13/2957 , H03M13/2707 , H03M13/276 , H03M13/6505 , H03M13/6525 , H04L1/0066 , H04L1/0071
摘要： An apparatus and method for a block interleaving in a mobile communication system is provided to simplify hardware structure by removing an intermediate buffer. An apparatus and method for a block interleaving includes an address controller(420), which calculates the number of a first output data and a table reflecting pruning. The address controller calculates a memory address for storing a first output data of a first encoder(410) and performs block interleaving by storing the first output data in an address which is calculated by circular buffers(440,445). The address controller performs a block interleaving by storing the second output data in an address which is determined by adding one to the calculated address. The address controller performs a block interleaving by storing n+1 output data in an address which is determined by adding n to the calculated address of the circular buffer.
摘要翻译：提供了一种用于移动通信系统中的块交织的装置和方法，以通过去除中间缓冲器来简化硬件结构。用于块交织的装置和方法包括地址控制器（420），其计算第一输出数据的数量和反映修剪的表。地址控制器计算用于存储第一编码器（410）的第一输出数据的存储器地址，并通过将第一输出数据存储在由循环缓冲器（440,445）计算的地址中来执行块交织。地址控制器通过将第二输出数据存储在通过将一个加到所计算的地址而确定的地址中来执行块交织。地址控制器通过将n + 1个输出数据存储在通过将n加到计算出的循环缓冲器的地址而确定的地址中来执行块交织。

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