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1. 发明公开

KR1020030083567A 반도체 메모리 모듈 无效
公开(公告)号：KR1020030083567A
公开(公告)日：2003-10-30
申请号：KR1020020083813
申请日：2002-12-26
申请人： 미쓰비시덴키 가부시키가이샤 , 미쓰비시 덴끼 엔지니어링 가부시키가이샤
发明人： 가시와자키야스히로 , 후데야스요시오 , 고바야시다츠지
IPC分类号： H01L23/50
CPC分类号： H05K1/181 , H01L25/105 , H01L2224/48091 , H01L2224/48227 , H01L2224/48247 , H01L2225/1005 , H01L2225/1023 , H01L2924/01078 , H05K1/0292 , H05K3/225 , H05K2201/10689 , H05K2203/049 , H05K2203/1572 , Y02P70/611 , H01L2924/00014
摘要： 모듈 기판(2)의 이면에는 불량품인 것이 검출된 베어 칩(bare chip)(1)의 위치에 대응하는 위치에만 리페어용 양품 칩(3)이 마련된다. 또한, 양품 칩(3)이 실장되어 있는지 여부에 관계없이 모듈 기판(2)의 이면 전체가 일체적으로 몰딩된다. 그에 따라, 반도체 메모리 모듈을 반송하기 위한 상자에 반도체 메모리 모듈이 곤포(梱包)되었을 때에, 복수의 반도체 메모리 모듈끼리의 사이에 극간이 형성되기 어려운 형상의 반도체 메모리 모듈이 형성된다. 그 결과, 리페어용 양품 칩이 탑재된 반도체 모듈에 있어서, 곤포하여 반송될 때에 손상이 발생하는 것이 방지된다.

2. 发明授权

KR1019960011959B1 반도체 메모리 장치 失效
标题翻译：半导体存储器件
公开(公告)号：KR1019960011959B1
公开(公告)日：1996-09-06
申请号：KR1019930016460
申请日：1993-08-24
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 후데야스요시오
IPC分类号： G11C29/00
CPC分类号： G11C29/14 , G11C29/28
摘要： A semiconductor memory device capable of storing a plurality of bits at the same address and of reducing a test time without increasing the number of pins includes comparing circuits located between a plurality of memory cell blocks from which data at the same address is read, and an input/output pin used in ordinary operations for reading and writing data. The comparing circuits serve to detect coincidence and non coincidence of the data from the memory cell blocks and the pin. Preferably, there is provided a logic for superposing outputs of the comparing circuits. An error flag signal supplied from the superposing logic is transmitted through a no-connection pin, thereby reducing the number of pins.
摘要翻译：一种能够在相同地址存储多个位并且减少测试时间而不增加引脚数量的半导体存储器件包括位于读取同一地址处的数据的多个存储器单元块之间的比较电路，在普通操作中用于读写数据的输入/输出引脚。比较电路用于检测来自存储单元块和引脚的数据的一致性和不一致性。优选地，提供了用于叠加比较电路的输出的逻辑。从叠加逻辑提供的错误标志信号通过无连接引脚传输，从而减少引脚数量。

3. 发明授权

KR100520597B1 어드레스 공간을 변경할 수 있는 반도체 기억 장치 失效
标题翻译：能够更改其地址空间的半导体存储器件
公开(公告)号：KR100520597B1
公开(公告)日：2005-10-10
申请号：KR1020020001377
申请日：2002-01-10
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 츠루다다마키 , 후데야스요시오 , 이시다고조
IPC分类号： G11C8/04
CPC分类号： G11C8/00
摘要： 본 발명은 모드 전환 회로에 따라 소정의 내부 컬럼 어드레스 신호 비트의 상태를 선택적으로 고정하고, 또한 모드 전환 회로의 제어 하에, 컬럼 어드레스 신호 비트 대신 특정 로우 어드레스 신호 비트를 전달하는 것으로, 하나의 칩 구성으로 복수 종류의 기억 용량/어드레스 공간을 갖는 반도체 기억 장치이다.

4. 发明授权

KR100101115B1 어드레스 전이 검출기를 포함하는 개선된 반도체 기억장치 失效
公开(公告)号：KR100101115B1
公开(公告)日：1996-06-25
申请号：KR1019930019423
申请日：1993-09-23
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 오제끼유코 , 후데야스요시오
IPC分类号： G11C11/407

5. 发明公开

KR1020020068457A 어드레스 공간을 변경할 수 있는 반도체 기억 장치 失效
标题翻译：半导体存储器
公开(公告)号：KR1020020068457A
公开(公告)日：2002-08-27
申请号：KR1020020001377
申请日：2002-01-10
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 츠루다다마키 , 후데야스요시오 , 이시다고조
IPC分类号： G11C8/04
CPC分类号： G11C8/00
摘要： PURPOSE: To realize a semiconductor memory having a plurality of kinds of storage capacity/address space in one chip constitution. CONSTITUTION: A state of the prescribed internal column address signal bit (CA ) is selectively fixed conforming to a mode switching circuit (8), and a specific row address signal bit (RA ) is transmitted instead of a column address signal bit (CA ) under control of the mode switching circuit (8).
摘要翻译：目的：实现具有多种存储容量/地址空间的半导体存储器。构成：规定的内部列地址信号位（CA <9：8>）的状态根据模式切换电路（8）选择性地固定，并且发送特定的行地址信号位（RA <12>）而不是在模式切换电路（8）的控制下的列地址信号位（CA <9>）。

6. 发明公开

KR1020020015291A 반도체 기억 장치 및 그를 이용한 메모리 시스템 失效
标题翻译：半导体存储器和存储器系统
公开(公告)号：KR1020020015291A
公开(公告)日：2002-02-27
申请号：KR1020010050107
申请日：2001-08-20
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 후데야스요시오
IPC分类号： G11C7/10
CPC分类号： G11C7/1087 , G11C7/1045 , G11C7/1051 , G11C7/1078
摘要： PURPOSE: To improve the use efficiency of bus and the data transfer efficiency. CONSTITUTION: A bus (3) transferring write-in data is arranged separately from a but (4) transferring read-out data, also these bus widths are made different from each other.
摘要翻译：目的：提高总线的使用效率和数据传输效率。构成：传输写入数据的总线（3）与（4）传输读出数据分开设置，这些总线宽度也彼此不同。

7. 发明公开

KR1019940010102A 어드레스 전이 검출기를 포함하는 개선된 반도체 기억장치 失效
公开(公告)号：KR1019940010102A
公开(公告)日：1994-05-24
申请号：KR1019930019423
申请日：1993-09-23
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 오제끼유코 , 후데야스요시오
IPC分类号： G11C11/407
摘要： 다이너믹 랜덤 액세스 메모리(DRAM)는 개량된 컬럼계 이네이블 회로(10)를 포함한다. 회로(10)는 외부에서 적용된 타이밍 제어신호 Stc에 응답하고 컬럼계 이네이블 신호 /CE를 제공한다.
ATD(94)는 신호/CE에 응답하고 활성화된후 어드레스 신호의 천이를 검출한다.
ADT(94)의 활성화 타이밍은 외부신호에 의해 결정될수 있으므로, ADT(94)의 활성화후 즉시 어드레스 천이 검출동작을 용이하게 테스트 하는 것이 가능하다.
그러므로, 테스트에 요하는 시각을 단축하는 것이 가능하다.

8. 发明授权

KR100396944B1 반도체 기억 장치 및 그를 이용한 메모리 시스템 失效
标题翻译： 반도체기억장치및그를이용세모시시템템
公开(公告)号：KR100396944B1
公开(公告)日：2003-09-02
申请号：KR1020010050107
申请日：2001-08-20
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 후데야스요시오
IPC分类号： G11C7/10
CPC分类号： G11C7/1087 , G11C7/1045 , G11C7/1051 , G11C7/1078
摘要： A bus for transferring write data is provided separately from a bus for transferring read data, and the respective widths of these buses are made different from each other. Thus, bus utilization efficiency and data transfer efficiency are improved.
摘要翻译：用于传送写入数据的总线与用于传送读取数据的总线分离地提供，并且这些总线的相应宽度彼此不同。从而提高总线利用率和数据传输效率。

9. 发明授权

KR100111474B1 반도체 메모리 장치 失效
公开(公告)号：KR100111474B1
公开(公告)日：1997-01-29
申请号：KR1019930016460
申请日：1993-08-24
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 후데야스요시오
IPC分类号： G11C29/00

10. 发明授权

KR1019960003533B1 어드레스 전이 검출기를 포함하는 개선된 반도체 기억장치 失效
标题翻译：一种包括地址转变检测器的改进的半导体存储器件
公开(公告)号：KR1019960003533B1
公开(公告)日：1996-03-14
申请号：KR1019930019423
申请日：1993-09-23
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 오제끼유코 , 후데야스요시오
IPC分类号： G11C11/407
CPC分类号： G11C29/18 , G11C11/4076
摘要： 내용 없음.

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