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2. 发明公开

KR1019950024638A 반도체기억장치 및 그 데이터리드방법 失效
标题翻译：半导体存储器件及其数据引线方法
公开(公告)号：KR1019950024638A
公开(公告)日：1995-08-21
申请号：KR1019950001827
申请日：1995-02-02
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 사또가쯔유끼 , 마쯔모또미끼 , 오꾸마사다유끼 , 오가따마사히로 , 요시다마사히로
IPC分类号： G11C11/401

3. 发明公开

KR1019900015333A 출력회로 失效
公开(公告)号：KR1019900015333A
公开(公告)日：1990-10-26
申请号：KR1019900001997
申请日：1990-02-19
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 가지모또다께시 , 신보유따까 , 사또가쯔유끼 , 오가따마사히로 , 겐미자끼가네히데 , 구보다쇼지 , 가또노부오 , 마니따기이찌 , 가나미쯔미찌따로
IPC分类号： H01L27/11
摘要： 내용 없음.

4. 发明授权

KR100150857B1 반도체기억장치 失效
公开(公告)号：KR100150857B1
公开(公告)日：1998-12-01
申请号：KR1019950001828
申请日：1995-02-02
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 사또가쯔유끼 , 마쯔모또미끼 , 오꾸마사다유끼 , 오가따마사히로 , 요시다마사히로
IPC分类号： G11C11/401
摘要： 반도체기억장치에 관한 것으로서, 대기억용량화, 고속화를 도모하기 위해, 여러 개의 워드선, 여러 개의 데이터선 및 여러 개의 워드선과 여러 개의 데이터선의 교차부에 마련된 여러 개의 메모리셀을 갖는 메모리 어레이, 용장 데이터선과 여러 개의 워드선의 교차부에 마련된 여러 개의 용장 메모리셀, 데이터전송선, 제1의 어드레스 신호를 받아 여러 개의 워드선 중의 적어도 하나를 선택하는 제1의 디코더, 제1의 디코더에 의해 선택된 워드선과 여러 개의 데이터선의 교차부에 마련된 여러 개의 메모리셀에서 리드된 데이터를 유지하기 위한 여러 개의 기억회로, 제1의 디코더에 의해 선택된 워드선과 용장 데이터선과의 교차부에 마련된 용장 메모리셀에서 리드된 데이터를 유지하기 위한 용장기억회로, 여러 개의 기억회로와 데이터 전송선 사이에 결합된 전송회로, 용장기억회로와 데이터 전송선 사이에 결합된 용장전송회로, 여러 개의 데이터선 중에서 결함을 갖는 데이터선에 관한 결함 어드레스를 유지하는 불량 어드레스 기억회로, 제2의 어드레스 신호를 받아 제2의 어드레스를 초기값으로 해서 계수동작을 실행하여 계수 어드레스를 출력하는 어드레스 카운터, 결함 어드레스와 계수 어드레스를 비교하여 결함 어드레스와 계수 어드레스가 일치하지 않을 때, 계수 어드레스에 대응하는 소정의 기억회로의 데이터를 데이터 전송선으로 전송하도록 전송회로를 제어하고, 결함 어드레스와 계수 어드레스가 일치했을 때, 여러 개의 기억회로의 데이터의 어느 것도 데이터 전송선으로 전송하지 않도록 전송회로를 제어함과 동시에 용장 기억회로의 정보를 데이터 전송선으로 전송하도록 용장 전� �회로를 제어하는 회로를 갖는다.
이러한 반도체기억장치를 이용하는 것에 의해, 대기억용량화와 고속화가 도모된다.

5. 发明授权

KR100150856B1 반도체기억장치 및 그 데이터리드방법 失效
标题翻译：半导体存储器件及其数据读取方法
公开(公告)号：KR100150856B1
公开(公告)日：1998-12-01
申请号：KR1019950001827
申请日：1995-02-02
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 사또가쯔유끼 , 마쯔모또미끼 , 오꾸마사다유끼 , 오가따마사히로 , 요시다마사히로
IPC分类号： G11C11/401
摘要： 반도체기억장치 및 그 데이터 리드방법에 관한 것으로서, 대기억용량화와 고속화를 위해 여러 개의 워드선, 여러 개의 데이터선 및 여러 개의 워드선과 여러 개의 데이터선의 교차부에 마련된 여러 개의 메모리셀을 갖는 메모리 어레이, 제1의 데이터 전송선, 제2의 데이터 전송선, 제1의 어드레스 신호를 받아 여러 개의 워드선 중의 적어도 하나를 선택하는 제1의 디코더, 제2의 어드레스 신호를 받아 여러 개의 데이터선 중의 적어도 하나를 선택하는 제2의 디코더, 제1의 디코더에 의해 선택된 워드선과 여러 개의 데이터선의 교차부에 마련된 여러 개의 메모리 셀에서 리드된 데이터를 유지하기 위한 여러 개의 기억회로, 데이터 출력단자, 여러 개의 기억회로와 제2의 데이터 전송선 사이에 결합된 전송회로 및 제2의 어드레스 신호를 받아 여러 개의 기� ��회로에 유지된 데이터를 소정의 순서로 제2의 데이터 전송선으로 전송하도록 전송회로를 제어하는 제어회로를 갖는 반도체기억장치의 데이터 리드 방법으로서 제1의 어드레스 신호 및 제2의 어드레스 신호에 의해 지시되는 메모리셀에서 리드된 데이터를 제1의 전송선을 거쳐서 데이터출력단자로 출력하는 스텝, 제1의 어드레스에 의해 선택된 워드선에 결합된 메모리셀의 데이터를 여러 개의 기억회로로 전송하는 스텝 및 상기 스텝의 실행 후에, 여러 개의 기억회로에 유지된 데이터중에서 제1의 어드레스 신호 및 제2의 어드레스 신호에 의해 지시되는 메모리셀에서 리드된 데이터 이외의 데이터를 소정의 순서로 제2의 전송선을 거쳐서 데이터출력 단자로 출력하는 스텝을 갖는다.
이러한 장치와 방법을 이용하는 것에 의해 대기억용량화와 고속화가 도모된다.

6. 发明授权

KR100149617B1 반도체 기억장치 失效
公开(公告)号：KR100149617B1
公开(公告)日：1998-12-01
申请号：KR1019950003208
申请日：1995-02-20
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 가지모또다께시 , 신보유따까 , 사또가쯔유끼 , 오가따마사히로 , 겐미자끼가네히데 , 구보노쇼지 , 가또노부오 , 마니따기이찌 , 가나미쯔미찌따로
IPC分类号： G11C7/00
摘要： 반도체기억장치에 관한 것으로서, 메모리셀의 정보유지시간보다 짧은 주기로 자기재생을 실행하고 자기재생모드에 있어서의 저소비전력화를 충분히 도모하기 위해서, 여러개의 메모리셀과 제어회로를 갖고, 장치가 제1자기재생모드일 때 제어회로는 여러개의 메모리셀에 대해 제1재생주기마다 재생동작을 실행하고, 장치가 제2자기재생모드일 때 제어회로는 여러개의 메모리셀에 대해 제1재생주기보다 긴 주기로 되는 제2재생주기마다 재생동작을 실행하도록 하였다.
이것에 의해, 반도체기억장치의 환경에 따라서 최적인 재생주기를 선택하여 자기재생모드시에 있어서의 저소비전력화를 도모할 수 있고, 자기재생모드시에 있어서의 저소비전력화를 희생하는 대신에 메모리셀의 정보유지특성을 향상시킬 수 있다는 효과가 있다.

7. 发明授权

KR100149501B1 출력회로 失效
公开(公告)号：KR100149501B1
公开(公告)日：1998-12-01
申请号：KR1019900001997
申请日：1990-02-19
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 가지모또다께시 , 신보유따까 , 사또가쯔유끼 , 오가따마사히로 , 겐미자끼가네히데 , 구보다쇼지 , 가또노부오 , 마니따기이찌 , 가나미쯔미찌따로
IPC分类号： H01L27/11
CPC分类号： G11C29/027 , G11C11/406 , G11C11/4093 , G11C29/02 , G11C29/50 , G11C29/50012 , G11C29/50016 , G11C2029/5004
摘要： The semiconductor memory is facilitated with control circuitry for effecting plural self-refresh modes having respectively different refresh periods. The plural self-refresh modes are typified by a PS (pseudo) refresh mode which is applied when the memory is in the nonselected state for a comparatively long period of time, such as in the state in which memory backup is being facilitated, and by a VS (virtual) refresh mode in which the refreshing operation of the memory cells is effected intermittently during the intervals of memory accessings. The pseudo refresh mode has a longer refresh time period than the virtual refresh mode. The control circuitry also has counter circuits for the generating of refresh address signals in accordance with a first timing signal indicative of a pseudo refresh mode and a second timing signal indicative of a virtual refresh mode, the latter timing signal being a higher frequency signal. Such availability of plural self-refresh modes becomes particularly advantageous when considering consumption of the back-up power for maintaining the IC memory device versus stability of stored data. While the consumption of the back-up power for maintaining the device would be relatively lower under one of the self-refresh modes, namely, the PS (pseudo) refresh mode, the stability of data stored would, however, be greater under another self-refresh mode, namely, the VS (virtual) refresh mode.
摘要翻译：利用控制电路来促进半导体存储器，以实现具有各自不同的刷新周期的多个自刷新模式。多个自更新模式以PS（伪）更新模式为代表，该PS（伪）更新模式在存储器处于非选择状态较长时间时，例如在便于存储器备份的状态下，以及通过 VS（刷新）模式，其中在存储器访问的间隔期间间歇性地实现存储器单元的刷新操作。伪刷新模式具有比虚拟刷新模式更长的刷新时间段。控制电路还具有用于根据指示伪刷新模式的第一定时信号和指示虚拟刷新模式的第二定时信号来产生刷新地址信号的计数器电路，后者定时信号是较高频率信号。当考虑用于维护IC存储器件的备用电源的消耗与存储的数据的稳定性时，多个自刷新模式的这种可用性变得特别有利。虽然在自刷新模式之一即PS（伪）刷新模式下，用于维护设备的备用电源的消耗相对较低，但是，在另一自我情况下，存储的数据的稳定性会更高 -refresh模式，即VS（虚拟）刷新模式。

9. 发明公开

KR1019900008516A 버퍼 기억 장치 无效
公开(公告)号：KR1019900008516A
公开(公告)日：1990-06-04
申请号：KR1019890014987
申请日：1989-10-18
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 사또가쯔유끼 , 니시무까이다따히꼬 , 우찌야마구니오 , 아오끼히로까즈 , 하따노스스무 , 오이시간지 , 후꾸따히로시 , 기꾸찌다까시 , 사이고야스히꼬
IPC分类号： G11C7/00
摘要： 내용 없음.

10. 发明授权

KR100149618B1 발진회로 失效
公开(公告)号：KR100149618B1
公开(公告)日：1998-12-01
申请号：KR1019950003207
申请日：1995-02-20
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 가지모또다께시 , 신보유따까 , 사또가쯔유끼 , 오가따마사히로 , 겐미자끼가네히데 , 구보노쇼지 , 가또노부오 , 마니따기이찌 , 가나미쯔미찌따로
IPC分类号： G11C7/00
摘要： 발진회로에 관한 것으로서, 자기재생모드에 있어서의 저소비전력화를 충분히 도모하기 위해서, 내부단자, 외부출력단자, 내부단자에 대한 차지전압의 주입 및 내부단자로부터의 디스차지전류의 인출을 제어하는 제1 MOSFET, 제1 MOSFET에 대해서 전류미러형태로 결합된 제2 MOSFET, 제2 MOSFET의 전류경로와 직렬형태로 접속되고 제1 전원전압과 제2 전원전압 사이에 결합되고 또한 차지전류 또는 디스차지전류의 값을 실질적으로 설정하는 저항, 내부단자에 결합된 입력단자를 갖는 제1 논리인버터, 외부출력단자와 제1 논리인버터의 출력단자 사이에 직렬형태로 결합된 지연회로 및 제2 논리인버터를 포함하는 귀환회로를 갖는 발진회로로서, 발진회로는 반도체 기판상에 형성되고, 저항은 반도체 기판상에 형성된 절연층상에 형성된 폴리실리콘층을 포함하고, 절연층은 실질적으로 반도체 기판내에 형성된 제1 웰영역 및 제2 웰영역상에 형성되고, 제1 웰영역 및 제2 웰영역은 소정의 거리만큼 떨어져서 형성되고, 폴리실리콘층은 평면적으로 제1 웰영역 및 제2 웰영역과 실질적으로 중첩되도록 배치되는 구성으로 하였다.
이것에 의해, 다른 전위를 각 웰영역에 공급하는 것 및 폴리실리콘층에 의해 구성되는 저항의 실질적인 저항값의 변동을 비교적 작게 억제할 수 있다는 효과가 있다.

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