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1. 发明授权

KR100257060B1 파이프라인 동작형 메모리 시스템 失效
标题翻译：管道操作类型存储系统
公开(公告)号：KR100257060B1
公开(公告)日：2000-05-15
申请号：KR1019930004079
申请日：1993-03-17
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 아끼야마노보루 , 요꼬야마유지 , 오따다쯔유끼 , 스즈끼구니히꼬 , 고바야시유따까
IPC分类号： G11C11/407
CPC分类号： G11C7/1039
摘要： 메모리 어레이로 부터 리드된 데이타수가 출력 비트수보다 많을때 적합한 파이프라인 동작형 메모리 시스템으로서, 매우 짧은 시간동안 멀티 비트 테스트를 실행하고 여러종류의 멀티 비트 출력 배치를 용이하게 실현하기 위하여, 임의의 X 또는 Y어드레스에 대하여 데이타를 전송하는 정상 동작 모드에서 파이프라인 동작 사이클에 맞춰서 래치 유닛을 래치 상태 또는 스루 상태로 교대로 설정하여 적어도 하나의 소정의 데이타를 출력하도록 배치된 파이프라DLS 동작형 메모리 시스템은 데이타를 선택하는 셀렉터 어드레스 신호를 받는 제1의 입력 유닛, 데이타를 선택하는 X어드레스 신호 및 Y어드레스 신호와 어드레스 스트로브 신호를 적어도 받는 제2의 입력 유닛, 제1의 신호에 의해 X 및 Y어드레스 신호를 래치하고, 적어도 하나의 X 및 Y어드레스 신� ��에 의해 선택된 적어도 하나으 데이타를 X 및 Y어드레스 신호가 언래치될때까지 계속해서 공급하는 제1의 유닛, 제1의 신호에 의해 제1의 유닛으로 부터의 셀렉터 어드레스 데이타 신호를 래치하고, 제2의 신호에 의해 제1의 입력 유닛에서의 셀렉터 어드레스 데이타 신호 및 제1의 입력 유닛으로 부터의 데이타 출력을 래치하고, 이들 데이타가 언래치될때까지 적어도 데이타를 계속해서 선택적으로 공급하는 제2의 유닛을 포함한다.
이러한 파이프라인 동작형 메모리 시스템을 사용하는 것에 의해, 논리 테스트를 실행할때 멀티 비트 테스트를 직접 실행할 수 있으므로, 논리 테스트에 필요한 시간을 단축시킬 수 있다.

2. 发明公开

KR1019900015146A 저항수단, 논리회로, 입력회로, 퓨즈절단회로, 구동회로, 전원회로, 정전보호회로, 이것들을 포함하는 반도체 기억장치 및 그 레이아우트 방식, 테스트 방식 失效
标题翻译：电阻装置，一个逻辑电路，输入电路，一个熔丝切断电路，驱动电路，电源电路，静电保护电路，半导体存储器设备和射线结尾方法，包括这些，测试方法
公开(公告)号：KR1019900015146A
公开(公告)日：1990-10-26
申请号：KR1019900002423
申请日：1990-02-26
申请人： 가부시끼가이샤 히다치 세이사꾸쇼 , 히다치초엘에스아이 엔지니어링가부시키가이샤
发明人： 야나기사와가즈마사 , 오따다쯔유끼 , 우다가와데쯔 , 이시이교꼬 , 미와히또시 , 노조에아쯔시 , 나까무라마사유끼 , 마쯔모또데쯔로 , 기노시따요시다까 , 오우찌요시아끼 , 쯔까다히로미 , 와다쇼지 , 미하시가즈오 , 고바야시유따까 , 기쯔까와고로
IPC分类号： G11C11/34
摘要： 내용 없음.

3. 发明公开

KR1019930020458A 파이프라인 동작형 메모리 시스템 失效
标题翻译：流水线内存系统
公开(公告)号：KR1019930020458A
公开(公告)日：1993-10-19
申请号：KR1019930004079
申请日：1993-03-17
申请人： 가부시끼가이샤 히다치 세이사꾸쇼
发明人： 아끼야마노보루 , 요꼬야마유지 , 오따다쯔유끼 , 스즈끼구니히꼬 , 고바야시유따까
IPC分类号： G11C11/407
摘要： 메모리 어레이로 부터 리드된 데이타수가 출력 비트수보다 많을때 적합한 파이프라인 동작형 메모리 시스템으로서, 매우 짧은 시간동안 멀티 비트 테스트를 실행하고 여러종류의 멀티 비트 출력 배치를 용이하게 실현하기 위하여, 임의의 X 또는 Y어드레스에 대하여 데이타를 전송하는 정상 동작 모드에서 파이프라인 동작 사이클에 맞춰서 래치 유닛을 래치 상태 또는 스루 상태로 교데로 설정하여 적어도 하나의 소정의 데이타를 출력하도록 배치된 파이프라인 동작형 메모리 시스템은 데이타를 선택하는 셀렉터 어드레스 신호를 받은 제1의 입력 유닛, 데이타를 선택하는 X어드레스 신호 및 Y어드레스 신호와 어드레스 스트로브 신호를 적어도 받는 제2의 입력 유닛, 제1의 신호에 신호에 의해 X 및 Y 어드레스 신호를 래치하고, 적어도 하나의 X 및 Y 어 레스 신호에 의해 선택된 적어도 하나의 데이타를 X 및 Y 어드레스 신호가 언래치될때까지 계속해서 공급하는 제1의 유닛, 제1의 신호에 의해 제1의 유닛으로 부터의 셀렉터 어드레스 데이타 신호를 래치하고, 제2의 신호에 의해 제1의 입력 유닛에서의 설렉터 어드레스 데이타 신호 및 제1의 입력 유닛으로 부터의 데이타 출력을 래치하고, 이들 데이타가 언래치될때까지 적어도 데이타를 계속해서 선택적으로 공급하는 제2의 유닛을 포함한다.
이러한 파이프라인 동작형 메모리 시스템을 사용하는 것에 의해, 논리 테스트를 실행할 때 멀티 비트 테스트를 직접 실행할 수 있으므로, 논리 테스트에 필요한 시간을 단축시킬 수 있다.

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