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81. 发明公开

KR1020070091567A 우회 경로를 갖춘 양방향 트랜지스터 및 그를 위한 방법 有权
标题翻译：具有旁路径的双向晶体管及其方法
公开(公告)号：KR1020070091567A
公开(公告)日：2007-09-11
申请号：KR1020070021748
申请日：2007-03-06
申请人： 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
发明人： 랍,프란신와이. , 랍,스테판피.
IPC分类号： H01L29/78
CPC分类号： H03K17/063 , H01L21/823487 , H01L21/823885 , H01L27/088 , H01L27/0922 , H03K17/687 , H03K2217/0018
摘要： A bidirectional transistor having a bypass path is provided to supply a one-directional current flow path selectively enabled as a current flow path of a transistor by forming a parallel path. A first MOS transistor(211) includes a body region(212), a first current transfer electrode(224) and a second current transfer electrode(225). In response to signals applied to first and second current transfer electrodes of the first MOS transistor, a switch is structured to selectively couple the body region of the first MOS transistor to the first or the second current transfer electrode of the first MOS transistor. A second MOS transistor is structured to form selectively a current flow path parallel with the first MOS transistor. The body region of the first MOS transistor cannot be directly and electrically coupled to the first current transfer electrode of the first MOS transistor.
摘要翻译：提供具有旁路路径的双向晶体管，以通过形成平行路径来提供选择性地使能作为晶体管的电流流动路径的单向电流流路。第一MOS晶体管（211）包括体区（212），第一电流传输电极（224）和第二电流传输电极（225）。响应于施加到第一MOS晶体管的第一和第二电流传输电极的信号，开关被构造为选择性地将第一MOS晶体管的体区耦合到第一MOS晶体管的第一或第二电流传输电极。第二MOS晶体管被构造为选择性地形成与第一MOS晶体管平行的电流流动路径。第一MOS晶体管的体区不能直接和电耦合到第一MOS晶体管的第一电流传输电极。

82. 发明公开

KR1020060111732A 반도체 바디 및 반도체 바디에 트랜지스터를 형성하는 방법 有权
标题翻译：双栅极晶体管
公开(公告)号：KR1020060111732A
公开(公告)日：2006-10-27
申请号：KR1020067019858
申请日：2000-03-17
申请人： 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
发明人： 엔데르스,게르하르트 , 위드만,디트리히 , 슐츠,토마스 , 리쉬,로타르
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L27/11 , H01L21/823885 , H01L27/092 , H01L27/1104 , H01L27/1203
摘要： A semiconductor body having a pair of vertical, double-gated CMOS transistors. An insulating layer extending horizontally beneath the surface of the semiconductor body, such insulating layer being disposed beneath the pair of transistors. The transistors, together with additional such transistors, are arranged to form a Synchronous Dynamic Randon Access Memory (SRAM) array. The array includes a plurality of SRAM cells arranged in rows and columns, each one of the cells having a WORDLINE connected to a WORLDINE CONTACT. The WORDLINE CONTACT is common to four contiguous ones of the cells. One of the cells having a plurality of electrically interconnected MOS transistors arranged to provide an SRAM circuit. Each one of the cells has a VDD CONTACT and a VSS CONTACT. One of such CONTACTs is disposed centrally within each one of the cells and the other one of the CONTACTs being common to four contiguous ones of the cells. Each one of the cells has the common one of the CONTACTs and the WORDLINE CONTACT disposed at peripheral, corner regions of the cell.
摘要翻译：具有一对垂直双门控CMOS晶体管的半导体本体。在半导体本体的表面下水平延伸的绝缘层，该绝缘层设置在该对晶体管的下方。晶体管与附加的这种晶体管一起被布置成形成同步动态朗讯存取存储器（SRAM）阵列。阵列包括以行和列排列的多个SRAM单元，每个单元都具有连接到WORLDINE CONTACT的WORDLINE。 WORDLINE CONTACT是四个连续的单元格共同的。具有多个电互连的MOS晶体管的单元之一被布置成提供SRAM电路。每个单元都有一个VDD CONTACT和一个VSS CONTACT。这种CONTACT之一被布置在每个单元格的中心并且另一个CONTACT被四个相邻的单元共同。每个单元格具有共同的一个CONTACT和WORDLINE CONTACT放置在单元的外围角区域。

83. 发明公开

KR1020050033572A 모노토닉 동적-정적 의사-엔모스 논리회로 및 논리 게이트어레이 형성 방법 失效
标题翻译：单体动态静态PSEUDO-NMOS逻辑电路及形成逻辑门阵列的方法
公开(公告)号：KR1020050033572A
公开(公告)日：2005-04-12
申请号：KR1020050015911
申请日：2005-02-25
申请人： 마이크론 테크놀로지, 인크
发明人： 포베스,레오날드
IPC分类号： H01L27/092
CPC分类号： H01L21/823885 , H01L21/823437
摘要： A monotonic dynamic-static pseudo-NMOS logic circuit and a method of forming a logic gate array are provided to form logic gate array by using a plurality of vertical transistors having ultra-thin bodies. A flat substrate(202) is provided. An oxidation process is performed to oxidize the flat substrate. A semiconductor column is formed on a working surface of the flat substrate. The semiconductor column is formed with a plurality of sidewalls. A polysilicon layer(216) is deposited on the column. A directional etch process for the polysilicon layer is performed. A heating process is performed to form a thin film defining first and second source/drain regions of a transistor(200). A gate insulator is formed on the thin film. A gate structure is formed on the thin film.
摘要翻译：提供单调动态静态伪NMOS逻辑电路和形成逻辑门阵列的方法，以通过使用具有超薄体的多个垂直晶体管形成逻辑门阵列。提供平坦的基板（202）。进行氧化处理以氧化平坦基板。半导体柱形成在平坦基板的工作面上。半导体柱形成有多个侧壁。在该柱上沉积多晶硅层（216）。执行多晶硅层的定向蚀刻工艺。执行加热处理以形成限定晶体管（200）的第一和第二源极/漏极区域的薄膜。在薄膜上形成栅极绝缘体。在薄膜上形成栅极结构。

84. 发明公开

KR1020020092148A 반도체 장치 无效
标题翻译：半导体器件
公开(公告)号：KR1020020092148A
公开(公告)日：2002-12-11
申请号：KR1020010049815
申请日：2001-08-18
申请人： 가부시끼가이샤 도시바
发明人： 모모세히사요
IPC分类号： H01L27/092
CPC分类号： H01L29/66651 , H01L21/823885 , H01L27/0922 , H01L29/045 , H01L29/7834 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: To provide a semiconductor device which can improve characteristics, such as reliability, gate leak current, noise characteristics of an MOSFET provided on a surface azimuth other than (100) and actualize an MOSFET with respective proper characteristics on various surface azimuths. CONSTITUTION: For example, a surface azimuth other than (100) is exposed at the surface part of an N-type well region 13a of a silicon substrate 11 whose face orientation is (100). Only in a region which includes a channel-forming region on the (100) face orientation, a silicon epitaxial growth layer 15 of low concentration is formed. Then an N-type MOSFET, having this silicon epitaxial growth layer 15 as a channel part, is formed in a P-type well region 13b. In an N-type well region 13a, on the other hand, a P-type MOSFET having the surface part of the well region 13a as a channel part is formed.
摘要翻译：目的：提供一种半导体器件，其能够提高除了（100）以外的表面方位角上提供的MOSFET的可靠性，栅极漏电流，噪声特性等特性，并实现在各种表面方位上具有各自适当特性的MOSFET。构成：例如，在面取向为（100）的硅衬底11的N型阱区域13a的表面部分露出除（100）以外的表面方位角。仅在包括（100）面取向上的通道形成区域的区域中，形成低浓度的硅外延生长层15。然后，在P型阱区域13b中形成具有该硅外延生长层15作为沟道部分的N型MOSFET。另一方面，在N型阱区13a中，形成具有作为沟道部的阱区13a的表面部分的P型MOSFET。

85. 发明授权

KR101836578B1 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101836578B1
公开(公告)日：2018-03-08
申请号：KR1020150169088
申请日：2015-11-30
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 콜린지장피에르 , 디아즈칼로스에이치 , 구오타펜
IPC分类号： H01L27/11 , H01L21/768 , H01L21/48 , H01L29/423 , G11C11/411
CPC分类号： H01L27/1104 , H01L21/02595 , H01L21/26513 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/823871 , H01L21/823885 , H01L23/5226 , H01L27/0688 , H01L27/1108 , H01L29/04 , H01L29/0676 , H01L29/41741 , H01L29/45 , H01L29/66666 , H01L29/775 , H01L29/7827
摘要： SRAM 셀은제1 수직풀-다운트랜지스터위에적층된제1 수직풀-업트랜지스터, 및상제2 수직풀-다운트랜지스터위에적층된제2 수직풀-업트랜지스터를포함한다. 제1 수직풀-업트랜지스터및 제2 수직풀-다운트랜지스터의게이트들은제1 비아에의해결합되는반면에제2 수직풀-업트랜지스터및 제2 수직풀-다운트랜지스터의게이트들은제2 비아에의해결합된다. 제1 수직풀-업트랜지스터와제2 수직패스-레이트트랜지스터의게이트들은제1 도전성트레이스에의해결합되는반면에제2 수직풀-업트랜지스터및 제2 수직패스-게이트트랜지스터의게이트들은제2 도전성트레이스에의해결합된다. 상기제2 수직풀-업트랜지스터의게이트는제3 비아에의해제2 도전성트레이스에결합되는반면에상기제2 수직풀-업트랜지스터의게이트는제4 비아에의해제1 도전성트레이스에결합된다.
摘要翻译： SRAM单元包括一个第一垂直上拉晶体管和一个沉积在第一垂直下拉晶体管上拉晶体管，并且所述第二的葬礼两个垂直下拉晶体管垂直堆叠上充分。第一垂直上拉晶体管和一个第二垂直上拉栅极下拉晶体管具有第二垂直池而被耦合由第一通过晶体管和一个第二垂直上拉栅极下拉晶体管通过第二via-的手段据相结合。第一垂直上拉晶体管，并且晶体管可以包括同时通过第一导电迹线晶体管和栅极晶体管的第二垂直传输门耦合的第二垂直池的第二垂直通率门具有第二导电迹线 Lt。栅极的第二垂直上拉晶体管是第一上通过两个垂直上拉晶体管耦合到所述第一导电迹线的释放，通过第四的栅极耦合到第二导电迹线到第三的释放另一方面。

86. 发明授权

KR101824155B1 와이어에 기초한 반도체 장치의 형성 방법 有权
标题翻译：制造基于导线的半导体器件的方法
公开(公告)号：KR101824155B1
公开(公告)日：2018-02-01
申请号：KR1020140133332
申请日：2014-10-02
申请人： 에이에스엠 아이피 홀딩 비.브이.
发明人： 시에치 , 마츠카오우샨블라디미르 , 마스얀빌럼
IPC分类号： H01L21/335 , H01L21/60 , H01L21/28
CPC分类号： H01L29/1037 , B82Y10/00 , B82Y40/00 , H01L21/0254 , H01L21/288 , H01L21/76816 , H01L21/76877 , H01L21/76897 , H01L21/823814 , H01L21/823885 , H01L29/0676 , H01L29/068 , H01L29/42392 , H01L29/66439 , H01L29/6656 , H01L29/66666 , H01L29/7391 , H01L29/775 , H01L29/7827 , H01L51/057 , Y10S977/89 , Y10S977/938
摘要： 일실시예들에있어서, 제조방법은트랜지스터와같은반도체장치를포함한다.유전스택은반도체기판상에형성된다. 상기스택은복수의스페이서층들중 하나에의해분리된복수의유전층들을포함한다. 상기복수의스페이서층들각각은상기복수의유전층들중 바로이웃하는층들과는다른물질로형성된다. 수직연장홀은상기복수의유전층들및 상기복수의스페이서층들을관통하여형성된다. 상기홀은에피택시퇴적을수행함에의해채워지고, 상기홀을채우는물질이와이어를형성한다. 상기와이어는도핑되며, 상기유전층들중 세층이순차적으로제거되고전도성물질로교체되어상기와이어들로의상부및 하부콘택들및 상기상부및 하부콘택들사이의와이어를형성한다. 상기와이어는트랜지스터를위한채널영역으로기능할수 있다.
摘要翻译：在一些实施例中，用于制造的方法形成半导体器件，例如晶体管。介电叠层形成在半导体衬底上。该堆叠包括由多个间隔层中的一个隔开的多个介电层。多个间隔层中的每一个由与多个介电层中紧邻的层不同的材料形成。通过多个电介质层和多个间隔层形成垂直延伸的孔。通过执行外延沉积来填充孔，填充孔的材料形成线。导线被掺杂并且三个介电层被顺序地移除并且被导电材料替代，从而形成导线的上部和下部接触以及上部和下部接触之间的栅极。导线可以用作晶体管的沟道区域。

87. 发明公开

KR1020160137970A 수직 반도체 디바이스들을 제조하기 위한 종횡비 트래핑(ART) 审中-实审
标题翻译：用于制作垂直半导体器件的艺术比例追踪技术
公开(公告)号：KR1020160137970A
公开(公告)日：2016-12-02
申请号：KR1020167023137
申请日：2014-03-28
申请人： 인텔 코포레이션
发明人： 르,반에이치. , 추-쿵,벤자민 , 듀이,길버트 , 카발리에로스,잭티. , 필라리세티,라비 , 라츠마디,윌리 , 라도사블예비치,마르코 , 메츠,매튜브이. , 무커지,닐로이 , 차우,로버트에스.
IPC分类号： H01L29/78 , H01L29/66 , H01L29/08 , H01L21/8238 , H01L29/165 , H01L29/267
CPC分类号： H01L29/7848 , H01L21/823807 , H01L21/823885 , H01L29/0847 , H01L29/165 , H01L29/267 , H01L29/42392 , H01L29/66356 , H01L29/66666 , H01L29/66977 , H01L29/7391 , H01L29/7827 , H01L29/78618 , H01L29/78642 , H01L29/78696
摘要： 수직반도체디바이스들을제조하기위한종횡비트래핑(ART: aspect ratio trapping) 접근방식들및 그것으로부터제조된수직반도체디바이스들이개시된다. 예를들어, 반도체디바이스는제1 격자상수를갖는최상부표면을갖는기판을포함한다. 제1 소스/드레인영역은기판의최상부표면상에배치되고, 상이한제2 격자상수를가진다. 수직채널영역은제1 소스/드레인영역상에배치된다. 제2 소스/드레인영역은수직채널영역상에배치된다. 게이트스택은수직채널영역의일부분을완전히둘러싸고그 위에배치된다.
摘要翻译：描述用于制造垂直半导体器件和纵向半导体器件的纵横比捕获（ART）方法。例如，半导体器件包括具有第一晶格常数的最上表面的衬底。第一源极/漏极区域设置在衬底的最上表面上并且具有第二不同的晶格常数。垂直沟道区域设置在第一源极/漏极区域上。第二源极/漏极区域设置在垂直沟道区域上。栅堆叠设置在垂直沟道区的一部分上并完全环绕。

88. 发明授权

KR101667119B1 수직형 구조물의 형성 방법 有权
标题翻译：半导体器件及形成垂直结构的方法
公开(公告)号：KR101667119B1
公开(公告)日：2016-10-17
申请号：KR1020140182418
申请日：2014-12-17
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 왕치하오 , 리엔와이이 , 주시닝 , 양카이치에 , 란웬팅
IPC分类号： H01L29/78
CPC分类号： H01L29/42392 , H01L21/31053 , H01L21/31144 , H01L21/823487 , H01L21/823885 , H01L29/0649 , H01L29/66666 , H01L29/7827
摘要： 예시적인실시예에따라, 수직형구조물을형성하는방법이제공된다. 이방법은다음의동작들즉, 기판을제공하는단계; 기판위에소스, 채널및 드레인을갖는수직형구조물을제공하는단계; 산화에의해소스및 채널을수축시키는단계; 수직형구조물의드레인위에금속층을형성하는단계; 및수직형구조물의드레인위에규화물을형성하도록금속층을어닐링하는단계를포함한다.

89. 发明公开

KR1020160088791A 적층 디바이스 및 연관된 레이아웃 구조물 有权
标题翻译：堆叠设备和相关布局结构
公开(公告)号：KR1020160088791A
公开(公告)日：2016-07-26
申请号：KR1020150179366
申请日：2015-12-15
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 궈타펜 , 디아즈카를로스에이치. , 왕치하오 , 콜린지장-피에르
IPC分类号： H01L29/423 , H01L29/49 , H01L29/51 , H01L29/732 , H01L21/027 , H01L21/02
CPC分类号： H01L27/0688 , H01L21/8221 , H01L21/823425 , H01L21/823487 , H01L21/823885 , H01L23/5226 , H01L23/528 , H01L27/088 , H01L27/092 , H01L29/0847 , H01L29/1037 , H01L29/4238 , H01L29/6653 , H01L29/66666 , H01L29/7827
摘要： 적층디바이스들에의해형성되는적층디바이스들및 회로들이설명된다. 일부실시형태들에따르면, 반도체포스트는기판으로부터수직방향으로연장된다. 제 1 소스/드레인영역은반도체포스트에있다. 제 1 게이트전극층은반도체포스트를측방향으로둘러싸고상기제 1 소스/드레인영역위 수직방향에있다. 제 1 게이트유전체층이제 1 게이트전극층과반도체포스트사이에개재된다. 제 2 소스/드레인영역은반도체포스트에있고제 1 게이트전극층위 수직방향에있다. 제 2 소스/드레인영역은전력공급노드에접속된다. 제 2 게이트전극층은반도체포스트를측방향으로둘러싸고상기제 2 소스/드레인영역위 수직방향에있다. 제 2 게이트유전체층이제 2 게이트전극층과반도체포스트사이에개재된다. 제 3 소스/드레인영역은반도체포스트에있고제 2 게이트전극층위 수직방향에있다.
摘要翻译：公开的是堆叠的装置和电路。根据实施例，半导体柱从衬底沿垂直方向延伸。第一源极/漏极区域布置在半导体柱上。同时，第一栅极电极层围绕半导体柱并且沿垂直方向布置在第一源极/漏极区域上方。在第一栅极电极层和半导体柱之间布置第一栅极电介质层，而第二源极/漏极区域在第一栅极电极层上方的半导体柱上沿垂直方向。第二源/漏区被访问到供电节点。同时，第二栅极电极层围绕半导体柱并且在垂直方向上布置在第二源极/漏极区域的上方。在第二栅极电极层和半导体柱之间设置第二栅极介电层。第三源极/漏极区域在第二栅电极层上方的半导体柱上在垂直方向上。

90. 发明公开

KR1020160021007A 트랜지스터, 집적 회로 및 그 제조 방법 有权
标题翻译：晶体管，集成电路及其制造方法
公开(公告)号：KR1020160021007A
公开(公告)日：2016-02-24
申请号：KR1020140186025
申请日：2014-12-22
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 창치아-하오 , 시에밍-산 , 첸청-롱 , 리엔와이-이 , 왕치-하오
IPC分类号： H01L29/78 , H01L29/06 , H01L29/66
CPC分类号： H01L27/092 , H01L21/28518 , H01L21/28568 , H01L21/76834 , H01L21/76885 , H01L21/823814 , H01L21/823871 , H01L21/823885 , H01L23/485 , H01L29/0676 , H01L29/41741 , H01L29/42356 , H01L29/45 , H01L29/7827 , H01L29/78642 , H01L2924/0002 , H01L2924/00 , H01L29/0669 , H01L29/665
摘要： 트랜지스터, 집적회로및 집적회로의제조방법이제공된다. 다양한실시형태에있어서, 트랜지스터는소스전극, 적어도하나의반도체채널, 게이트전극, 드레인전극및 드레인패드를포함한다. 소스전극은기판내에배치된다. 반도체채널은소스전극에실질적으로수직으로연장된다. 게이트전극은반도체채널을둘러싼다. 드레인전극은반도체채널의상단상에배치된다. 다중도전성층을포함하는드레인패드가드레인전극상에배치된다.
摘要翻译：提供了晶体管，集成电路和制造集成电路的方法。在本发明的各种实施例中，晶体管包括源电极，至少一个半导体沟道，栅电极，漏电极和漏极焊盘。源电极设置在基板中。半导体通道基本上垂直于源电极延伸。栅电极围绕半导体通道。漏电极设置在半导体通道的顶部。漏极焊盘设置在漏极电极上，其中漏极焊盘包括多个导电层。

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