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61. 发明授权

KR101679755B1 빠른 락킹 타임을 갖는 클럭 신호 생성기 有权
标题翻译：具有快速锁定时间的时钟信号发生器
公开(公告)号：KR101679755B1
公开(公告)日：2016-11-28
申请号：KR1020090005893
申请日：2009-01-23
申请人： 삼성전자주식회사 , 연세대학교 산학협력단
发明人： 강희채 , 류경호 , 정성욱 , 김수호 , 이동환 , 주상훈 , 최종륜
IPC分类号： H03L7/081 , H03L7/091 , H03L7/099 , H03K5/13
摘要： 빠른락킹타임을갖는클럭신호생성기가개시된다. 상기클럭신호생성기는 K(K는자연수)-비트제어코드를인코드하고, 인코드된 N(N은 2이상의자연수)-비트제어코드를출력하기위한코드변환기와, 다수의지연유닛들을포함하고, 인에이블신호에응답하여상기인코드된 N-비트제어코드에따라출력클럭신호를통과시키는지연유닛의개수를조절하여상기출력클럭신호의위상및 주파수각각을조절하여재생성된출력클럭신호를발생하는위상/주파수조절기를포함한다.
摘要翻译：目的：提供一种具有快速锁定时间的时钟信号发生器，以通过使用数字DLL电路来产生频率乘以参考时钟的输出时钟信号。构成：代码转换器（70）对K-bite控制代码进行编码。代码转换器输出编码的N-bite控制代码。相位/频率控制器（20）包括多个延迟单元。相位/频率控制器控制通过输出时钟信号的延迟单元的数量。相位/频率控制器产生再生的输出时钟信号。

62. 发明公开

KR1020160113341A 위상 보간 회로, 이를 포함하는 클럭 데이터 복원 회로 및 위상 보간 방법 审中-实审
标题翻译：相位插补电路，包括其的时钟数据恢复电路和相位插值方法
公开(公告)号：KR1020160113341A
公开(公告)日：2016-09-29
申请号：KR1020150037227
申请日：2015-03-18
申请人： 에스케이하이닉스 주식회사
发明人： 지한규 , 송택상
IPC分类号： H03L7/081 , H03L7/091
CPC分类号： H04L7/0025 , H03K5/135 , H03K2005/00052 , H04L7/0008 , H04L7/0337 , H03L7/0814 , H03L7/091
摘要： 위상보간회로는, 제1 내지제N 다중위상클럭들중 선택된 2개의다중위상클럭들을합성해합성클럭을생성하는보간기 (N은 3 이상의정수); 및쉬프트업 요청, 쉬프트다운요청, 멀티쉬프트업 요청및 멀티쉬프트다운요청에응답해상기보간기를제어하기위한보간코드를생성하되, 상기멀티쉬프트업 요청에의해상기합성클럭의위상이제K 및제K+1 다중위상클럭들사이의위상에서제K+1 및제K+2 다중위상클럭들사이의위상으로변경되어야하는경우에, 상기제K+1 다중위상클럭이상기합성클럭으로출력되도록상기보간코드를생성하는보간코드생성기 (K는 1 이상 N이하의정수, K=N인경우에 K+1=1, K=1인경우에 K-1=N)를포함할수 있다.
摘要翻译：相位插值电路包括：内插器，其通过合成从第一至第N多个时钟中选择的两个多相时钟，而N是等于或大于3的整数来产生合成时钟; 以及内插代码生成器，其生成用于响应于向上移动请求，向下移动请求，多次上移请求和多次下移请求来控制内插器的内插代码，并生成插值代码以输出（ K + 1）个多相时钟，当合成时钟的相位需要从相位变化到第（K + 1）和（K + 2）相位时钟之间的相位时在K次和第（K + 1）个相位时钟之间响应于多个移位请求，而K是不小于1且不大于N的整数。当K等于1时，K + 1等于1 当K等于1时，K-1等于N。

63. 发明公开

KR1020150136208A 클럭 및 데이터 복원 회로 및 그 방법 有权
标题翻译：用于时钟和数据恢复的电路和方法
公开(公告)号：KR1020150136208A
公开(公告)日：2015-12-07
申请号：KR1020140063210
申请日：2014-05-26
申请人： 고려대학교 산학협력단
发明人： 김철우 , 황세욱
IPC分类号： H03L7/091 , H03L7/08
CPC分类号： H04L7/033 , H03L7/085 , H03L7/0891 , H03L7/091 , H03L7/099
摘要： 서브-샘플링(Sub-sampling) 기법을기반으로한 위상검출기및 전하펌프가적용된클럭및 데이터복원회로가개시된다. 본발명의클럭및 데이터복원회로는입력되는제어전압에의거하여클럭신호의주파수를변화시켜다중위상클럭신호들을발생시키는전압제어발진기; 입력되는데이터에응답하여, 상기다중위상클럭신호들중 일부인제1 다중위상클럭신호들을샘플링하여입력데이터와의위상차를검출하는위상검출기; 상기위상검출기에서검출된위상차에의거하여제어전류를발생시키는전하펌프; 상기전하펌프에서출력되는제어전류를적분하여상기전압제어발진기로입력될제어전압을발생시키는루프필터; 및상기다중위상클럭신호들중 제1 다중위상클럭신호들을제외한나머지다중위상클럭신호들인제2 다중위상클럭신호들을상기입력데이터로샘플링하여상기입력데이터를복원하되, 상기제2 다중위상클럭신호들을병렬화하여샘플링하는병렬화기를포함한다.
摘要翻译：公开了一种基于子采样的相位检测器和电荷泵施加到其上的时钟和数据恢复电路。根据本发明的时钟和数据恢复电路包括：电压控制振荡器，其通过基于输入控制电压改变时钟信号的频率来产生多相时钟信号; 相位检测器，通过响应于输入数据，将第一多相时钟信号作为多相时钟信号的一部分进行采样来检测与输入数据的相位差; 电荷泵，其基于由相位检测器检测的相位差产生控制电流; 环路滤波器，其通过对从电荷泵输出的控制电流进行积分而产生要输入到压控振荡器的控制电压; 以及解串器，其通过采用除了多相时钟信号的第一多相时钟信号之外的其它相位时钟信号的第二多相时钟信号与输入数据相比较来恢复输入数据，并且对第二多相时钟信号进行采样并对其进行采样多相时钟信号。

64. 发明公开

KR1020150108007A 세미 블라인드 오버샘플링 방식의 올 디지털 클럭 데이터 복원 장치 및 방법 有权
标题翻译：所有数字半像素超摄影时钟数据恢复电路及其方法
公开(公告)号：KR1020150108007A
公开(公告)日：2015-09-24
申请号：KR1020140030563
申请日：2014-03-14
申请人： 성균관대학교산학협력단
发明人： 이강윤 , 김상윤 , 박형구 , 오성진 , 김인성
IPC分类号： H03L7/091 , H03L7/093 , H03L7/089 , H03L7/099
CPC分类号： H03L7/091 , H03L7/089 , H03L7/093 , H03L7/0991
摘要： 본 발명의 실시예들에 따른 블라인드 오버샘플링 파트 및 디지털 위상 고정 루프를 포함하는 세미 블라인드 오버샘플링 클럭 데이터 복원 장치로서, 디지털 위상 고정 루프는 디지털 제어 발진기 및 디지털 필터부를 포함하고, 대략적 위상 고정 단계에서 디지털 제어 발진기에서 생성되는 대략적 발진 신호가 기준 클럭에 동기화되면 대략적 발진 고정 신호를 생성하고, 미세 위상 추적 단계에서 디지털 제어 발진기가 블라인드 오버샘플링 파트에 복수의 오버샘플링 클럭들을 제공하고, 블라인드 오버샘플링 파트 내의 선입선출(FIFO) 레지스터에 추출된 데이터가 저장되는 속도에 관한 FIFO 사용량 정보에 기초하여 디지털 필터부가 생성하는 미세 위상 제어 신호에 따라 디지털 제어 발진기가 오버샘플링 클럭의 위상과 주파수를 제어하도록 동작할 수 있다.
摘要翻译：根据本发明的实施例，半盲过采样时钟数据恢复装置包括盲过采样部分和数字相位固定环路。数字相位固定环包括数字控制振荡器和数字滤波器部分。在大致相位固定步骤中，当在数字控制振荡器中产生的近似振荡信号与参考时钟同步时，产生近似振荡信号。在精细相位跟踪步骤中，数字控制振荡器向盲过采样部分提供过采样时钟。根据从盲目过采样部分的FIFO寄存器提取的数据的存储速度的FIFO使用信息，数字控制振荡器根据由数字滤波器部分产生的精细相位控制信号来控制过采样时钟的相位和频率。

65. 发明公开

KR1020100086594A 빠른 락킹 타임을 갖는 클럭 신호 생성기 有权
标题翻译：具有快速锁定时间的时钟信号发生器
公开(公告)号：KR1020100086594A
公开(公告)日：2010-08-02
申请号：KR1020090005893
申请日：2009-01-23
申请人： 삼성전자주식회사 , 연세대학교 산학협력단
发明人： 강희채 , 류경호 , 정성욱 , 김수호 , 이동환 , 주상훈 , 최종륜
IPC分类号： H03L7/081 , H03L7/091 , H03L7/099 , H03K5/13
CPC分类号： H03L7/0814 , H03K5/131 , H03L7/091 , H03L7/099
摘要： PURPOSE: A clock signal generator for having a fast locking time is provided to generate output clock signal of which frequency is multiplied by a reference clock by using a digital DLL circuit. CONSTITUTION: A code converter(70) encodes a K- bite control code. The code converter outputs the encoded N- bite control code. A phase / frequency controller(20) comprises a plurality of delay units. The phase / frequency controller controls the number of a delay unit passing an output clock signal. The phase / frequency controller generates a regenerated output clock signal.
摘要翻译：目的：提供一种具有快速锁定时间的时钟信号发生器，以通过使用数字DLL电路来产生频率乘以参考时钟的输出时钟信号。构成：代码转换器（70）对K-bite控制代码进行编码。代码转换器输出编码的N-bite控制代码。相位/频率控制器（20）包括多个延迟单元。相位/频率控制器控制通过输出时钟信号的延迟单元的数量。相位/频率控制器产生再生的输出时钟信号。

66. 发明授权

KR100923692B1 디지털 위상검출기 및 디지털 위상검출신호의 발생을 위한방법 有权
标题翻译：数字相位检测器和用于产生数字相位检测信号的方法
公开(公告)号：KR100923692B1
公开(公告)日：2009-10-27
申请号：KR1020070068233
申请日：2007-07-06
申请人： 내셔널 세미컨덕터 저머니 아게
发明人： 베르커하인쯔 , 에브너크리스티안
IPC分类号： H03L7/091 , H03L7/087
CPC分类号： H03L7/093 , H03L7/091
摘要： 본 발명은 예컨대 소위 위상동기루프(PLL)에서 사용될 수 있는 디지털 위상검출기(PD)와 디지털 위상검출을 위한 방법에도 관련된다. 본 발명에 의하면 입력 클록신호(PD_IN)의 더 높은 주파수의 샘플링 클록신호(CK_0, CK_90)에 대한 위상동기(phasing)를 지정하는 디지털 위상검출신호(PD_OUT)가 얻어진다. 샘플링 기기(14)의 전자부품들의 제한된 성능 능력, 특히 제한된 속력의 결과로서의 위상 분해능의 한계를 극복하기 위해, 샘플링 클록신호(CK)가 샘플링(14)을 위해 곧바로 사용되지는 않지만 미리 디지털적으로 조절가능한 위상 변위(12)를 겪는 새로운 종류의 개념이 이용된다. "보조 샘플링 클록신호"(CK )가 생겨난다. 샘플링 기기(14)는 위상검출신호(PD_OUT)의 더 유효한 제1 디지털 성분(OUT1 )을 전달한다. 이 제1 디지털 성분(OUT1 )의 평가에 기초하여, 위상 변위(12)가 취해지고 위상검출신호(PD_OUT)의 제2 디지털 성분(OUT2 )이 발생된다. 보조 샘플링 클록신호(CK )는 여기서는 각 경우에 샘플링 클록신호(CK)의 하나의 주기보다 작은 단계들에서 조절가능하다.

67. 发明公开

KR1020070027071A 위상 동기 루프 회로 및 위상 동기 루프 제어 방법 有权
标题翻译：相位锁定环路和相位锁定环路控制方法
公开(公告)号：KR1020070027071A
公开(公告)日：2007-03-09
申请号：KR1020050079448
申请日：2005-08-29
申请人： 삼성전자주식회사
发明人： 짜오후이 , 박현수
IPC分类号： H03L7/091
CPC分类号： H03L7/091 , H03L7/10
摘要： A phase locked loop circuit and a phase locked loop control method are provided to rapidly and stably perform phase locking by detecting a phase error and a frequency error of an RF signal based on a predetermined uniform distribution pattern. In a phase locked loop circuit, a sampler(701) samples an input signal by a sampling clock. The sampling clock is generated by the phase locked loop circuit. A pattern detection signal and phase error generating device(702) generates a pattern detection signal displaying detection of a predetermined pattern when the sampled input signal from the sampler(701) is the predetermined pattern. The pattern detection signal and phase error generating device(702) detects and generates a phase error between zero-crossing points of the sampled input signal and the input signal. A sampling-clock generator(710) generates the sampling clock based on the pattern detection signal and the phase error. The predetermined pattern is distributed uniformly over the entire section where the input signal is inputted.
摘要翻译：提供了一种锁相环电路和锁相环控制方法，通过基于预定的均匀分布模式检测RF信号的相位误差和频率误差来快速稳定地进行锁相。在锁相环电路中，采样器（701）通过采样时钟对输入信号进行采样。采样时钟由锁相环电路产生。当来自采样器（701）的采样输入信号是预定图案时，图案检测信号和相位误差产生装置（702）产生显示预定图案的检测的图案检测信号。模式检测信号和相位误差产生装置（702）检测并产生采样输入信号的过零点与输入信号之间的相位误差。采样时钟发生器（710）根据模式检测信号和相位误差产生采样时钟。预定图案均匀地分布在输入信号的整个部分上。

68. 发明授权

KR100666097B1 무선 수신기용 지연 고정 루프 회로 및 관련된 방법 失效
标题翻译：延迟锁定环路电路及相关方法，适用于无线电接收机
公开(公告)号：KR100666097B1
公开(公告)日：2007-01-09
申请号：KR1020047015454
申请日：2004-01-29
申请人： 노키아 코포레이션
发明人： 케니토마스제이. , 타파니넨죽카
IPC分类号： H03L7/091 , H03L7/00
CPC分类号： H03L7/0814 , H03L2207/50
摘要： 수신기용 지연 고정 루프(DLL) 회로 및 관련된 방법이 제공된다. 상기 지연 고정 루프 회로는 수집 모드와 추적 모드에서 선택적으로 동작가능하다. 선택기는 교대로 상기 수집 모드 및 상기 추적 모드에서 상기 회로의 동작을 야기하도록 상기 지연 고정 루프 회로의 요소들의 동작 매개 변수들을 선택한다. 상기 동작 매개 변수들의 적합한 선택을 통하여, 상기 동작 모드들 중 선택된 한 모드가 실시된다. 상기 지연 고정 루프 회로는 진폭-독립적이고, 인가되는 입력 신호들의 값들에 상관없이 동작가능하다.
지연, 고정, 루프, 무선, 수신기

69. 发明授权

KR100398879B1 입력신호의 영점교차 특성을 이용한 위상오차 검출장치 失效
标题翻译： 입력신호의영점교차특성을이용상상오차검출장치
公开(公告)号：KR100398879B1
公开(公告)日：2003-09-19
申请号：KR1020010041016
申请日：2001-07-09
申请人： 삼성전자주식회사
发明人： 이재욱 , 고석준 , 김판수 , 최형진
IPC分类号： H03L7/091
CPC分类号： H03L7/091 , H03D13/003
摘要： An apparatus for detecting a phase error for a system such as a CD or a DVD having a multi-level input signal with an irregular zero crossing shift, and a phase locked loop circuit using the same. An A/D converter digitizes a signal read from the CD or the DVD. A phase error detect unit detects a zero crossing of the digital signal consecutively input from the A/D converter, and detects a timing error from a signal corresponding to the detected zero crossing. An error correction unit corrects a sampling timing error of the A/D converter by shifting a phase corresponding to the timing error input from the phase error detect unit. An apparatus for detecting a timing error having a tracking function reduces the amount of normal jitter and a dispersion value of the timing error in accordance with a signal to noise ratio.
摘要翻译：一种用于检测诸如具有不规则的零交叉偏移的多级输入信号的CD或DVD的系统的相位误差的装置以及使用该装置的锁相环电路。 A / D转换器将从CD或DVD读取的信号数字化。相位误差检测单元检测从A / D转换器连续输入的数字信号的过零点，并且从与检测到的过零点对应的信号中检测定时误差。纠错单元通过移位与从相位误差检测单元输入的定时误差相对应的相位来校正A / D转换器的采样定时误差。用于检测具有跟踪功能的定时误差的设备根据信噪比减少正常抖动量和定时误差的分散值。

70. 发明公开

KR1020020077342A 데이터 아이 트래킹을 사용하는 데이터 회복 失效
公开(公告)号：KR1020020077342A
公开(公告)日：2002-10-11
申请号：KR1020027005578
申请日：2001-08-30
申请人： 실리콘 이미지, 인크.
发明人： 이상현 , 정덕균
IPC分类号： H03L7/091
摘要： 직렬 디지털 데이터 링크를 위한 데이터 회복 시스템은 데이터 샘플러, 비교논리, 위상 제어기, 그리고 위상 이동기를 포함한다. 데이터 샘플러는 시간이 위상 이동기에 의해 발생된 클럭 펄스들에 의해 결정된 비트 시간으로 세 번 입력 데이터를 샘플링하고 미리 결정된 결정 기준(criterion)에 따라 디지털 데이터를 회복한다. 데이터 샘플링 위상들은 데이터 아이을 트래킹할 정도로 쪼개어 진다. 비교논리 수단는 미리 결정된 방식에 따라 데이터 샘플러의 출력을 비교한다. 위상 제어기는 비교논리 수단의 출력을 사용하고 위상 제어 신호들을 발생시킨다. 이런 신호들은 데이터 샘플러의 샘플링 시간들을 제어할 정도로 그리고, 거의 최적의 회복 데이터 스트림을 획득할 정도로 설정된다. 위상 이동기는 위상 제어 신호들을 사용하고 입력 클럭들로부터 세 개의 다른 위상 클럭들을 만들어 낸다. 그 입력 클럭은 외부 클럭이 될 수 있다. 혹은 외부 클럭이나 내부 데이터 스트림으로부터 회복될 수 있다.

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