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61. 发明公开

KR20180030189A 통합된 하이-K 금속 게이트 로직 디바이스와 무금속 소거 게이트를 갖는 비휘발성 분리형 게이트 메모리 셀들, 및 이를 제조하는 방법 审中-公开
标题翻译：具有集成高K金属栅极逻辑器件和无金属擦除栅极的非易失性隔离栅极存储单元及其制造方法
公开(公告)号：KR20180030189A
公开(公告)日：2018-03-21
申请号：KR20187004697
申请日：2016-06-14
申请人： SILICON STORAGE TECH INC
发明人： SU CHIEN SHENG , YANG JENG WEI , ZHOU FENG
IPC分类号： H01L27/11521 , H01L27/11531 , H01L29/423 , H01L29/66 , H01L29/788
CPC分类号： H01L27/11531 , H01L27/11521 , H01L27/11524 , H01L29/42328 , H01L29/66484 , H01L29/66825 , H01L29/7881
摘要： HKMG 로직게이트들을갖는로직및 고전압디바이스들과동일한칩 상에분리형게이트비휘발성메모리셀들을형성하는방법이개시된다. 본방법은칩의메모리영역에소스및 드레인영역들, 플로팅게이트들, 제어게이트들, 및소거게이트들과워드라인게이트들을위한폴리층을형성하는단계를포함한다. 보호용절연층이메모리영역위에형성되고, HKMG 층및 폴리층이칩 상에형성되고, 메모리영역으로부터제거되고, 칩의로직영역들에서패턴화되어, 가변량의하부절연부를갖는로직게이트들을형성한다.
摘要翻译：公开了在具有HKMG逻辑门的逻辑和高压器件的同一芯片上形成隔离栅极非易失性存储器单元的方法。该方法包括在芯片的存储区中形成用于源区和漏区，浮置栅极，控制栅极以及擦除栅极和字线栅极的多晶硅层。形成在保护绝缘层，HKMG层和多晶硅层，芯片被形成在所述存储器区域中，从存储区取出，将其图案在芯片的逻辑区，以形成具有下部绝缘部分的可变的量的逻辑门。

62. 发明公开

KR20180021244A 순환적인 산화 및 에칭을 위한 장치 및 방법 审中-公开
标题翻译：用于循环氧化和蚀刻的装置和方法
公开(公告)号：KR20180021244A
公开(公告)日：2018-02-28
申请号：KR20187004991
申请日：2011-03-10
申请人： APPLIED MATERIALS INC
发明人： GANGULY UDAYAN , YOKOTA YOSHITAKA , OLSEN CHRISTOPHER S , SCOTNEY CASTLE MATTHEW D , NGUYEN VICKY , SRINIVASAN SWAMINATHAN , LIU WEI , SWENBERG JOHANES F , MARIN JOSE A , BALAKRISHNA AJIT , NEWMAN JACOB , HICKERSON STEPHEN C
IPC分类号： H01L21/3065 , H01L21/02 , H01L21/67 , H01L21/687 , H01L27/11521
CPC分类号： H01L21/0223 , H01L21/67109 , H01L21/67115 , H01L21/67167 , H01L21/6719 , H01L21/67207 , H01L21/68785 , H01L21/76232 , H01L27/11521
摘要： 협소한피치애플리케이션들에적합한반도체디바이스들의제조를위한장치및 방법들이여기에서설명된다. 산화물층을형성하기위해재료층의표면을산화시키는단계; 에칭프로세스에의해산화물층의적어도일부를제거하는단계; 및재료층이원하는형상으로형성될때까지, 산화및 제거프로세스들을순환적으로반복하는단계에의해, 재료층을형성및/또는성형하도록구성된다양한단일챔버들이개시된다. 몇몇실시예들에서, 재료층은반도체디바이스의플로팅게이트일수 있다.
摘要翻译：本文描述了用于制造适用于窄间距应用的半导体器件的设备和方法及其制造方法。公开了被配置为通过氧化材料层的表面以形成氧化物层来形成和/或成形材料层的各种单室; 通过蚀刻工艺去除至少一些氧化物层; 并且循环地重复氧化和去除过程直到材料层形成为期望的形状。在一些实施例中，材料层可以是半导体器件的浮置栅极。

63. 发明公开

KR20180016365A 메모리 디바이스 및 메모리 시스템 审中-公开
标题翻译：内存设备和内存系统
公开(公告)号：KR20180016365A
公开(公告)日：2018-02-14
申请号：KR20177034368
申请日：2016-05-18
IPC分类号： H01L27/11551 , H01L27/11521 , H01L27/11568 , H01L27/11578 , H01L45/00
CPC分类号： H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
摘要： 제조상의용이성을담보하면서, 보다고집적화에적합한구조를갖는메모리디바이스를제공한다. 이메모리디바이스는, 기판상에, 제1 방향에있어서제1번째부터제n번째까지순서대로적층된 n개의메모리셀 유닛을구비한다. n개의메모리셀 유닛은, 각각, 1개이상의제1 전극과, 이제1 전극과각각교차하도록설치된복수의제2 전극과, 제1 전극과복수의제2 전극의각각의교차점에설치되고, 제1 전극과제2 전극의양쪽에각각접속된복수의메모리셀과, 제1 전극에접속되어서 1개이상의접속부를형성하는 1개이상의인출선을갖는다. 제(m+1)번째의메모리셀 유닛에있어서의적어도하나의접속부는, 제m번째의메모리셀 유닛에있어서복수의메모리셀이둘러싸는제m번째의메모리셀 영역과제1 방향에있어서겹치는위치에있다.
摘要翻译：提供了一种具有适合于更高集成度同时确保易于制造的结构的存储器件。该存储器件在基板上具有在第一方向上从第一至第n的顺序堆叠的n个存储单元单元。 n个存储单元单元分别包括至少一个第一电极，与第一电极交叉设置的多个第二电极以及设置在第一电极与多个第二电极的交叉点处的多个第二电极，一个电极任务具有分别连接到两个电极的两侧的多个存储器单元以及连接到第一电极以形成一个或多个连接部分的一个或多个引线。第m + 1存储单元组中的至少一个连接部位于由第m存储单元组中的多个存储单元包围的第m存储单元区域任务1方向的重叠位置它是。

64. 发明公开

KR20180001575A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR20180001575A
公开(公告)日：2018-01-04
申请号：KR20177036790
申请日：2010-11-19
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자키순페이 , 고야마준 , 가토기요시
IPC分类号： H01L27/1156 , G11C16/04 , H01L21/285 , H01L27/108 , H01L27/11517 , H01L27/11521 , H01L27/12 , H01L29/66 , H01L29/786 , H01L49/02
CPC分类号： H01L27/115 , G11C16/0416 , H01L21/28518 , H01L23/528 , H01L27/10805 , H01L27/10855 , H01L27/11517 , H01L27/1156 , H01L27/1207 , H01L27/1225 , H01L27/1255 , H01L28/40 , H01L29/24 , H01L29/6659 , H01L29/78 , H01L29/7869 , H01L2924/0002 , H01L2924/00
摘要： 채널형성영역, 제 1 게이트절연층, 제 1 게이트전극, 그리고제 1 소스전극및 제 1 드레인전극을포함하는제 1 트랜지스터; 산화물반도체층, 제 2 소스전극및 제 2 드레인전극, 제 2 게이트절연층, 및제 2 게이트전극을포함하는제 2 트랜지스터; 및제 2 소스전극과제 2 드레인전극중 하나, 제 2 게이트절연층, 및제 2 게이트절연층위에제 2 소스전극과제 2 드레인전극중 하나와중첩하도록제공된전극을포함하는용량소자가제공된다. 제 1 게이트전극, 및제 2 소스전극과제 2 드레인전극중 하나는서로전기적으로접속된다.
摘要翻译：第一晶体管，包括沟道形成区，第一栅极绝缘层，第一栅电极以及第一源电极和第一漏电极; 第二晶体管，包括氧化物半导体层，第二源电极和第二漏电极，第二栅绝缘层和第二栅电极; 以及电容器，其包括所述第二源电极和所述第二漏电极中的一个，所述第二栅极绝缘层以及被设置为与所述第二栅极绝缘层上的所述第二源电极和所述第二漏电极中的一个重叠的电极。第一栅电极与第二源电极和第二漏电极中的一个电连接。

65. 发明公开

KR1020170074833A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体装置及其制造方法
公开(公告)号：KR1020170074833A
公开(公告)日：2017-06-30
申请号：KR1020170076448
申请日：2017-06-16
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 오니시가즈마 , 오쯔요시따까 , 기무라히로시 , 닛따데쯔야 , 야나기신이찌로 , 모리이가쯔미
IPC分类号： H01L21/8238 , H01L21/764 , H01L27/092 , H01L27/11521 , H01L27/11526 , H01L29/10 , H01L21/8249
CPC分类号： H01L29/0649 , H01L21/764 , H01L21/823807 , H01L21/823814 , H01L21/82385 , H01L21/823857 , H01L21/823878 , H01L21/823892 , H01L27/0922 , H01L27/11521 , H01L27/11526 , H01L29/0653 , H01L29/0878 , H01L29/1083 , H01L29/1087 , H01L29/456 , H01L29/4933 , H01L29/66689 , H01L29/7816 , H01L29/7835
摘要： 간이한프로세스로, 높은매립성을확보할필요가없는반도체장치및 그제조방법을제공한다. 반도체기판 SUB의표면에, 소스영역 SO 및드레인영역 DR을갖는고내압횡형 MOS 트랜지스터가완성된다. 그트랜지스터를평면에서보았을때 둘러싸는홈 DTR이반도체기판 SUB의표면에형성된다. 그트랜지스터위를덮도록, 또한홈 DTR 내에중공 SP를형성하도록트랜지스터위 및홈 DTR 내에절연막 IIA가형성된다. 층간절연막 II에트랜지스터의소스영역 SO 및드레인영역 DR의각각에도달하는컨택트홀 CH가형성된다.
摘要翻译：一种半导体器件及其制造方法，其不需要通过简单的工艺来确保高填充性能。具有源极区域SO和漏极区域DR的高电压水平MOS晶体管在半导体衬底SUB的表面上完成。并且当在平面图中观察时形成在环绕晶体管的沟槽DTR跨导衬底SUB的表面上。绝缘膜IIA形成在晶体管上部和沟槽DTR中以覆盖晶体管并在沟槽DTR中形成中空SP。在层间绝缘膜II中形成与晶体管的源极区域SO和漏极区域DR中的每一个对应的接触孔CH。

66. 发明授权

KR102461082B1 반도체 장치 및 그 제조 방법 有权
公开(公告)号：KR102461082B1
公开(公告)日：2022-11-02
申请号：KR1020150134203
申请日：2015-09-22
IPC分类号： H01L21/28 , H01L29/423 , H01L29/788 , H01L27/11521 , H01L27/11556 , H01L21/02 , H01L21/311 , H01L23/532 , H01L21/768
摘要： 반도체장치는터널절연막; 도펀트를포함하는전하저장막; 및상기터널절연막과상기전하저장막의사이에개재된언도프드실리콘막및 도프드실리콘막을포함하고, 상기도프드실리콘막은탄소, 질소및 산소중 적어도하나를포함하는확산방지막을포함한다.

67. 发明授权

KR102457393B1 플로팅 게이트, 커플링 게이트 및 소거 게이트를 구비한 메모리 셀 및 그의 제조 방법 有权
公开(公告)号：KR102457393B1
公开(公告)日：2022-10-20
申请号：KR1020217013115
申请日：2019-08-13
IPC分类号： H01L27/11521 , H01L27/11546 , H01L27/11519 , G11C16/26

68. 发明授权

KR102452829B1 반도체 장치 有权
公开(公告)号：KR102452829B1
公开(公告)日：2022-10-13
申请号：KR1020150128353
申请日：2015-09-10
IPC分类号： H01L27/11556 , H01L27/11521 , H01L27/11543

69. 发明授权

KR102424993B1 반도체 장치의 제조방법 有权
公开(公告)号：KR102424993B1
公开(公告)日：2022-07-25
申请号：KR1020170116009
申请日：2017-09-11
IPC分类号： H01L27/11551 , H01L27/11521 , H01L21/02

70. 发明公开

KR1020220076445A 가변 정전 용량형 가중치 메모리 소자와 가중치 메모리 시스템 및 그 동작 방법 审中-实审
公开(公告)号：KR1020220076445A
公开(公告)日：2022-06-08
申请号：KR1020220065795
申请日：2022-05-30
IPC分类号： H01L27/11521 , H01L27/11568 , H01L27/11526 , H01L27/11573 , G06N3/063 , G11C11/54
摘要： 인공신경망연산을지원하는가중치메모리소자및 이를이용한가중치메모리시스템이개시된다. 본발명의일 실시예에따른가중치메모리소자는, 입력단자; 공통출력단자; 및상기입력단자와상기공통출력단자사이에배치되며, 전하를저장하는전하스토리지를포함한다. 이때상기전하스토리지에저장되는전하량에기반하여상기입력단자와상기공통출력단자사이의정전용량이결정되고, 주어진데이터에기반하여상기정전용량이정량화됨으로써상기가중치메모리소자는상기주어진데이터를저장한다. 상기입력단자는상기기판상의일부영역또는상기기판상에배치되는웰 상의일부영역에배치되는드레인또는소스영역이고, 상기공통출력단자는상기드레인영역및 상기소스영역사이의영역과대응하는게이트전극이다.

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