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41. 发明授权

KR102190318B1 2차원 실행 레인 어레이 및 2차원 시프트 레지스터를 갖는 이미지 프로세서에 대한 블록 연산 有权
公开(公告)号：KR102190318B1
公开(公告)日：2020-12-11
申请号：KR20197001454
申请日：2017-06-08
IPC分类号： G06T1/20 , G06F5/01 , G06F12/02 , G06F17/16 , H04N5/341 , H04N5/374
摘要： 2차원실행레인어레이및 2차원시프트레지스터어레이를갖는이미지프로세서상에서, 2차원시프트레지스터어레이의다수의행 또는열의제1 컨텐츠를반복적으로시프프하는단계및 상기시프프된제1 컨텐츠가시프트된 2차원시프트레지스터어레이의각각의위치에상주하는상기시프트된제1 컨텐츠및/또는제2 컨텐츠에대해동작하는시프트들사이의적어도하나의명령을반복적으로실행하는단계를포함하는방법이개시된다.

42. 发明授权

KR102182299B1 시프트 연산 장치 및 그의 동작 방법 有权
公开(公告)号：KR102182299B1
公开(公告)日：2020-11-24
申请号：KR20190089292
申请日：2019-07-24
申请人： SK TELECOM CO LTD
发明人： HAN JEONG HO
IPC分类号： G06F5/01 , G06F7/48
摘要： 시프트연산장치및 그의동작방법을개시한다. 본발명의일 측면에의하면, 복수의비트를각각포함하는적어도 2개의입력데이터들에시프트연산을수행할수 있는시프트연산장치에있어서, 상기적어도 2개의입력데이터들의각 비트들을교번배열하여혼합된데이터를출력하는믹서부; 상기적어도 2개의입력데이터들의시프트량에상기적어도 2개의입력데이터들의개수를곱한값인시프트오프셋값을생성하는오프셋생성부; 상기오프셋값을이용하여상기혼합된데이터에시프트연산을수행하여시프트된데이터를생성하는시프트부; 및상기시프트된데이터의각 비트들을분리하여상기적어도 2개의입력데이터들에대응되는적어도 2개의출력데이터들을생성하는스플리터부를포함하는시프트연산장치를제공한다.

43. 发明授权

KR102165268B1 표현 가능한 수의 범위를 조절하는 방법 및 장치 有权
公开(公告)号：KR102165268B1
公开(公告)日：2020-10-13
申请号：KR1020140124635
申请日：2014-09-18
申请人： 삼성전자주식회사
发明人： 김창무 , 유형석 , 류수정 , 조연곤
IPC分类号： G06F7/483 , G06F5/01 , H03M7/24

44. 发明授权

KR102077804B1 학습 데이터 전처리 방법 및 시스템 有权
公开(公告)号：KR102077804B1
公开(公告)日：2020-04-07
申请号：KR1020170111693
申请日：2017-09-01
申请人： 김정희
发明人： 김정희 , 조아라
IPC分类号： G06Q40/00 , G06Q10/10 , G06F5/01 , G06N99/00 , G06N3/08

45. 发明授权

KR102005628B1 학습 데이터 전처리 방법 및 시스템 有权
公开(公告)号：KR102005628B1
公开(公告)日：2019-07-30
申请号：KR1020170115648
申请日：2017-09-11
申请人： 김정희
发明人： 김정희 , 조아라
IPC分类号： G06Q40/00 , G06Q10/10 , G06F5/01 , G06N99/00 , G06N3/08

46. 发明公开

KR1020160082590A 메모리에 대한 나눗셈 연산들 审中-实审
标题翻译：内存分区操作
公开(公告)号：KR1020160082590A
公开(公告)日：2016-07-08
申请号：KR1020167014823
申请日：2014-11-04
申请人： 마이크론 테크놀로지, 인크.
发明人： 휠러,카일비.
IPC分类号： G06F7/535 , G06F5/01
CPC分类号： G06F7/535 , G06F5/01 , G06F2207/5353
摘要： 본발명의예들은메모리에서나눗셈연산들을수행하기위한장치들및 방법들을제공한다. 예시적인장치는감지라인에그리고제1 다수의선택라인에연결되는제1 다수의메모리셀을포함하는제1 어드레스공간을포함하고, 여기서제1 어드레스공간은피제수값을저장한다. 제2 어드레스공간은감지라인에그리고제2 다수의선택라인에연결되는제2 다수의메모리셀을포함하고, 여기서제2 어드레스공간은제수값을저장한다. 제3 어드레스공간은감지라인에그리고제3 다수의선택라인에연결되는제3 다수의메모리셀을포함하고, 여기서제3 어드레스공간은나머지값을저장한다. 감지회로는피제수값 및제수값을수신하고, 피제수값을제수값으로나누며, 나머지결과를제3 다수의메모리셀에저장하도록구성될수 있다.

47. 发明公开

KR1020160033551A 광선-노드 교차검사를 수행하는 방법 및 장치 审中-实审
标题翻译：用于执行雷达接收测试的方法和装置
公开(公告)号：KR1020160033551A
公开(公告)日：2016-03-28
申请号：KR1020140124636
申请日：2014-09-18
申请人： 삼성전자주식회사
发明人： 황석중 , 신용삼 , 이원종 , 이재돈
IPC分类号： G06T15/06 , G06F5/01
CPC分类号： G06T15/06
摘要： 바운딩박스의좌표값및 광선의원점좌표값을고정소수점(fixed point)값으로입력받고, 입력받은바운딩박스의좌표값과원점좌표값사이의차이값을획득하고, 획득한차이값과광선의방향벡터의역수값을곱한값을획득하고, 역수값은부동소수점(floating point)값인광선-노드교차검사를수행하는방법및 장치가개시된다.
摘要翻译：公开了用于执行光线 - 节点交叉测试的方法和装置。本发明的方法包括以下步骤：接收边界的坐标值和射线的原点坐标值作为固定点值; 获得接收到的边界框的坐标值与原点坐标值之间的差值; 并且获得所获得的差值乘以光线的方向矢量的倒数的值，其中所述倒数是浮点值。

48. 发明授权

KR100833181B1 큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법 失效
标题翻译：延迟控制电路和使用排队设计方法的方法
公开(公告)号：KR100833181B1
公开(公告)日：2008-05-28
申请号：KR1020060077121
申请日：2006-08-16
申请人： 삼성전자주식회사
发明人： 정병훈 , 정회주
IPC分类号： G06F5/00 , G06F5/01 , G06F13/00
CPC分类号： G11C7/22 , G11C7/1066 , G11C7/1078 , G11C7/109 , G11C8/18 , G11C11/4076 , G11C11/4093 , G11C2207/2272
摘要： 본 발명은 큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법에 대하여 개시된다. 레이턴시 제어 회로는, 최대한의 추가 레이턴시(AL) 수와 최대한의 기입 레이턴시 수 중 최고값을 칼럼 사이클 지연 시간(tCCD)으로 나눈 값(n, 나머지는 올림)에 기초하여 결정되는 레지스터들로 구성된다. 레이턴시 제어 회로는, 클럭 신호에 응답하여 외부 커맨드에 의해 증가 신호를 발생하고 내부 커맨드에 의해 감소 신호를 발생하고 증가 신호와 감소 신호에 응답하여 심도 포인트 신호들 중 하나를 활성화시키는 FIFO 제어부를 포함한다. 레지스터들은, 증가 신호에 응답하여 외부 커맨드와 함께 입력된 어드레스를 저장하고 이전 어드레스를 쉬프트시킨다. 레이턴시 제어 회로는 활성화된 심도 포인트 신호에 대응되는 레지스터에 저장된 어드레스를 출력한다.
레이턴시 제어, 추가 레이턴시, 기입 레이턴시, 증가 신호, 감소 신호, 심도 포인트 신호

49. 发明公开

KR1020080015591A 큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법 失效
标题翻译：使用QUEUING设计方法的延迟控制电路和方法
公开(公告)号：KR1020080015591A
公开(公告)日：2008-02-20
申请号：KR1020060077121
申请日：2006-08-16
申请人： 삼성전자주식회사
发明人： 정병훈 , 정회주
IPC分类号： G06F5/00 , G06F5/01 , G06F13/00
CPC分类号： G11C7/22 , G11C7/1066 , G11C7/1078 , G11C7/109 , G11C8/18 , G11C11/4076 , G11C11/4093 , G11C2207/2272
摘要： A circuit for controlling latency by using a queuing design scheme and a method thereof are provided to reduce the number of registers used in controlling the latency, a layout area and power consumption. A circuit for controlling latency by using a queuing design scheme comprises an FIFO controller(310) and a register unit(330). The FIFO controller(310) generates an increased signal by an external command in response to a clock signal, generates a decreased signal by an internal command, and activates one among depth point signals in response to the increased signal and the decreased signal. The register unit(330), comprising registers for shifting previous addresses, stores an address inputted with the external command in response to the increased signal, and outputs addresses stored at the registers in correspondence with the activated depth signal.
摘要翻译：提供了一种通过使用排队设计方案及其方法来控制等待时间的电路，以减少用于控制等待时间，布局面积和功耗的寄存器数量。通过使用排队设计方案来控制等待时间的电路包括FIFO控制器（310）和寄存器单元（330）。 FIFO控制器（310）响应于时钟信号通过外部命令产生增加的信号，通过内部命令产生减小的信号，并响应于增加的信号和减小的信号激活深度信号中的一个信号。寄存器单元（330）包括用于移位先前地址的寄存器，响应于增加的信号存储输入了外部命令的地址，并且根据激活的深度信号输出存储在寄存器中的地址。

50. 发明公开

KR1019980700601A 팩 데이터에 대한 시프트 연산 수행 프로세서 失效
标题翻译：用于对包装数据执行移位操作的处理器
公开(公告)号：KR1019980700601A
公开(公告)日：1998-03-30
申请号：KR1019970703653
申请日：1995-12-01
申请人： 인텔 코포레이션
发明人： 페레그알렉산더 , 야아리야아코프 , 밋탈밀린드 , 멘네마이어래리엠. , 에이튼베니
IPC分类号： G06F5/01

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