专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

41. 发明公开

KR870008250A 자동시험 시스템 失效
公开(公告)号：KR870008250A
公开(公告)日：1987-09-25
申请号：KR870001449
申请日：1987-02-20
IPC分类号： G06F13/00 , G06F11/22 , G06F11/26 , G06F11/267
摘要： 내용없음

42. 发明公开

KR850003006A 데이타 처리 시스템의 시험 및 보수 방법과 장치 失效
公开(公告)号：KR850003006A
公开(公告)日：1985-05-28
申请号：KR840006181
申请日：1984-10-05
IPC分类号： G06F11/22 , G01R31/3185 , G06F11/267
摘要： 내용없음

43. 发明授权

KR102066661B1 스캔-체인으로 연결된 플립-플롭들의 값들을 JTAG 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들 有权
公开(公告)号：KR102066661B1
公开(公告)日：2020-01-15
申请号：KR1020130104710
申请日：2013-09-02
申请人： 삼성전자주식회사
发明人： 김범주
IPC分类号： G06F11/22 , G06F11/267

44. 发明公开

KR1020170078662A 전자 시스템들에서의 멀티-인터페이싱된 디버깅을 위한 내장된 유니버셜 직렬 버스 (ＵＳＢ) 디버그 (ＥＵＤ) 审中-实审
标题翻译：集成通用串行总线（USB）调试（EUD），用于电子系统中的多接口调试
公开(公告)号：KR1020170078662A
公开(公告)日：2017-07-07
申请号：KR1020177011873
申请日：2015-10-05
申请人： 퀄컴 인코포레이티드
发明人： 렘플테렌스브라이언 , 엘리스듀안유진 , 샤로키니아사산 , 웡빅터캄킨
IPC分类号： G06F11/267 , G06F11/22 , G06F11/263
CPC分类号： G06F11/221 , G06F11/263 , G06F11/267 , G06F2213/0042
摘要： 전자시스템들에서의멀티-인터페이싱된디버깅을위한내장된유니버셜직렬버스 (USB) 디버그 (EUD) 가개시된다. 전자시스템들은양호한품질및 성능을보장하기위하여대규모의테스팅및 디버깅을요구하는복잡한집적회로 (IC) 들을포함한다. 예시적인양태들에서, EUD 는전자시스템에서제공된다. EUD 는제어정보를전자시스템에서의다수의내부디버깅인터페이스들로전송하고및/또는전자시스템에서의다수의내부디버깅인터페이스들로부터디버깅정보를수집하도록구성된다. EUD 는또한, 디버깅정보가전자시스템에의해제공된 USB 인터페이스를통해외부적으로액세스될수 있도록, 디버깅정보를 USB 포맷으로변환하도록구성된다. EUD 는전자시스템의비-침투적모니터링을제공할수 있다. 전자시스템은 EUD 가인에이블되는동안에미션모드에서의통신들을위하여 USB 포트를이용할수 있다. 추가적으로, 전자시스템은 EUD 가기능하는것을계속하면서, 전력-절감모드동안에모든시스템클록들을턴 온또는턴 오프할 수있다.
摘要翻译：开发用于电子系统中多接口调试的集成通用串行总线（USB）调试（EUD）。电子系统包括复杂的集成电路（IC），需要进行大规模的测试和调试以确保良好的质量和性能。在示例性方面中，EUD被提供在电子系统中。 EUD被配置为将控制信息传输到电子系统中的多个内部调试接口和/或从电子系统中的多个内部调试接口收集调试信息。 EUD还配置为将调试信息转换为USB格式，以便可以通过电子系统提供的USB接口从外部访问调试信息。 EUD可以提供对电子系统的无创监测。 EUD启用时，电子系统可以在任务模式下使用USB端口进行通信。另外，电子系统可以继续启用EUD，在省电模式期间打开或关闭所有系统时钟。

45. 发明授权

KR101294852B1 마이크로 컨트롤러, 이의 구동방법 및 이를 이용한 표시장치 有权
标题翻译：微控制器，其驱动方法和使用其的显示装置
公开(公告)号：KR101294852B1
公开(公告)日：2013-08-08
申请号：KR1020100099614
申请日：2010-10-13
申请人： 엘지디스플레이 주식회사
发明人： 정병근
IPC分类号： G06F11/22 , G06F11/267 , G06F11/27
CPC分类号： G06F11/267 , G09G3/006 , G09G3/20
摘要： 본 발명의 실시예는, 하나의 리셋 단자와, 다수의 입력단자와, 하나의 테스트 활성화 단자를 포함하는 입출력부; 입출력부로부터 입력된 신호에 따라 다수의 입력단자 중 하나인 제1입력단자를 테스트 클록 단자로 할당하고, 다수의 입력단자 중 남은 N(N은 1이상 정수)개의 입력단자를 L(L은 1 이상 정수)개의 테스트 단자로 할당하는 테스트 모드 결정부; 및 입출력와 테스트 모드 결정부를 제어하는 프로세서부를 포함하되, 테스트 모드 결정부는, 제1입력단자로부터 테스트 클록 신호를 입력받고, N개의 입력단자로부터 테스트 신호를 입력받고, 테스트 활성화 단자로부터 테스트 활성화 신호를 입력받는 M(M은 2 이상 정수)개의 플립플롭부와, M개의 플립플롭부로부터 입력된 신호를 디코딩하여 N개의 입력단자를 L개의 테스트 단자로의 할당 여부를 결정하는 디코더부를 포함하는 마이크로 컨트롤러를 제공한다.

46. 发明公开

KR1020100077324A 테스트 칩 설계방법 无效
标题翻译：设计测试芯片的方法
公开(公告)号：KR1020100077324A
公开(公告)日：2010-07-08
申请号：KR1020080135240
申请日：2008-12-29
申请人： 주식회사 디비하이텍
发明人： 유성재
IPC分类号： G06F11/267 , G06F9/44
CPC分类号： G06F11/263 , G01R31/318536
摘要： PURPOSE: A method for designing a test chip is provided to reduce the waste that occurs during a first state for design by removing a risk element in advance. CONSTITUTION: The number of cell chains and power pads which are designed for a test chip is designed(S102), and the power of the test chip in which the power pads are designed is measured(S103). The size of the test chip is determined by using the number of the cell chains and the power pads(S104). The arrangement and wiring for physical layout and logic configuration are performed according to the determined size of the test chip(S105).
摘要翻译：目的：提供一种用于设计测试芯片的方法，以通过事先去除风险元素来减少在第一设计状态期间发生的浪费。构成：设计用于测试芯片的单元链和电源板的数量（S102），测量其中设计功率垫的测试芯片的功率（S103）。测试芯片的尺寸通过使用单元链和电源板的数量来确定（S104）。用于物理布局和逻辑配置的布置和布线根据确定的测试芯片的尺寸进行（S105）。

47. 发明公开

KR1020100076788A 데이터 압축 테스트 가능한 메모리 장치 无效
标题翻译：能够进行数据压缩测试的存储器件
公开(公告)号：KR1020100076788A
公开(公告)日：2010-07-06
申请号：KR1020080134957
申请日：2008-12-26
申请人： 에스케이하이닉스 주식회사
发明人： 차재훈
IPC分类号： G06F11/22 , G06F11/267 , G06F12/00
摘要： PURPOSE: A memory device capable of testing data compression is provided to prevent the degrading of a yield rate by testing the physical state of a cell array and a read-global input/output bus during wafer test. CONSTITUTION: An output controller(30-36) controls the read data of plural bits outputted to a read-global bus from a memory cell array. A data compression unit(50) selectively responds to a read-bus test control signal in order to compress the read data of the read-global bus. A selection output unit(60) selectively outputs the compressed data and the read data by responding to the control signal of the read bus test control signal.
摘要翻译：目的：提供能够测试数据压缩的存储器件，以防止在晶片测试期间测试单元阵列和读取全局输入/输出总线的物理状态来降低成品率。构成：输出控制器（30-36）控制从存储单元阵列输出到读取全局总线的多个位的读取数据。数据压缩单元（50）选择性地响应读总线测试控制信号，以压缩读全局总线的读数据。选择输出单元（60）通过响应于读总线测试控制信号的控制信号选择性地输出压缩数据和读数据。

48. 发明公开

KR1020100020827A 프로그래머블 메모리 자체 테스트 회로 생성기 및 그 생성 방법 有权
标题翻译：用于在自测试电路中产生可编程存储器的装置及其生成方法
公开(公告)号：KR1020100020827A
公开(公告)日：2010-02-23
申请号：KR1020080079602
申请日：2008-08-13
申请人： 연세대학교 산학협력단
发明人： 강성호
IPC分类号： G06F11/267 , G06F11/22
摘要： PURPOSE: An apparatus for generating programmable memory built in self test circuit and a generating method thereof are provided to implement various algorithms to an instruction of a command type thereby generating a test pattern data. CONSTITUTION: A library composing unit(110) receives an algorithm information about the memory set up information about a target memory and algorithm. The library composing unit constitutes the library information based on the memory set up information and the algorithm information. A PMBIST generating unit(120) loads the library information from the library composing unit. The PMBIST generating unit creates a PMBIST IP(Programmable Memory Built-In Self Test IP). The PMBIST IP generates a test pattern data from the stored instruction set.
摘要翻译：目的：提供一种用于生成内置于自检电路中的可编程存储器的装置及其生成方法，以对命令类型的指令执行各种算法从而生成测试图案数据。构成：库组合单元（110）接收关于目标存储器和算法的存储器建立信息的算法信息。库组合单元构成基于内存建立信息和算法信息的库信息。 PMBIST生成单元（120）从库构成单元加载库信息。 PMBIST生成单元创建PMBIST IP（可编程内存内置自检IP）。 PMBIST IP从存储的指令集生成测试模式数据。

49. 发明授权

KR100856129B1 오정정 확률을 줄이는 에러 정정 회로, 그 방법 및 상기회로를 구비하는 반도체 메모리 장치 失效
标题翻译：用于减少误差概率的误差校正电路，包括该电路的半导体存储器件及其方法
公开(公告)号：KR100856129B1
公开(公告)日：2008-09-03
申请号：KR1020060137919
申请日：2006-12-29
申请人： 삼성전자주식회사
发明人： 임용태
IPC分类号： G11C29/00 , G06F11/267
CPC分类号： G06F11/1008 , G11C2029/0411 , H03M13/15 , H03M13/3707 , H03M13/3715
摘要： 오정정 확률을 줄이는 에러 정정 회로, 그 방법 및 상기 회로를 구비하는 반도체 메모리 장치가 개시된다. 본 발명에 따른 에러정정회로는, ECC 인코더 및 ECC 디코더를 구비한다. ECC 인코더는 정보 데이터 및 생성 다항식에 기초하여, h(2이상의 정수) 비트 에러 정정이 가능한 신드롬 데이터를 발생한다. ECC 디코더는 상기 정보 데이터와 상기 신드롬 데이터를 포함하는 부호 데이터에 기초하여, 상기 정보 데이터에서 최대 (hj)비트들의 오류 위치를 산출하는 단일 모드로 동작할 수 있다. ECC디코더는 상기 정보 데이터와 상기 신드롬 데이터를 포함하는 부호 데이터에 기초하여, 상기 정보 데이터에서 최대 h 비트들의 오류 위치를 산출하는 제1 동작 모드 또는 상기 정보 데이터에서 최대 (hj) 비트들의 오류 위치를 산출하는 제2 동작 모드로 동작할 수 있다. 본 발명에 의하면, 오정정(miscorrection) 확률이 줄어들어, 데이터의 신뢰성이 향상되는 효과가 있다.

50. 发明公开

KR1020080067663A 프로그램 제어식 유닛과, 이 프로그램 제어식 유닛의 동작방법 无效
标题翻译：程序控制单元及其操作方法
公开(公告)号：KR1020080067663A
公开(公告)日：2008-07-21
申请号：KR1020087011611
申请日：2006-10-18
申请人： 로베르트 보쉬 게엠베하
发明人： 무엘러,베른드 , 코트케,토마스 , 콜라니,요크
IPC分类号： G06F11/267 , G06F9/00 , G06F12/00
CPC分类号： G06F11/2215
摘要： The invention relates to a method for operating a program-controlled unit with two redundantly operable microprocessor cores (110, 210; 120, 220) and a comparator unit (130, 230) which is mounted downstream from the two microprocessor cores. One respective working register (112, 212; 122, 222) having a different content is provided in the two microprocessor cores for redundant operation, the content of said working registers being fed to the downstream comparator unit (130, 230) in order to verify whether the comparator unit signals a difference.
摘要翻译：本发明涉及一种用于操作具有两个冗余可操作的微处理器核心（110,210; 120,220）和安装在两个微处理器核心下游的比较器单元（130,230）的程序控制单元的方法。在两个微处理器核心中提供具有不同内容的一个相应的工作寄存器（112,212; 122,222）用于冗余操作，所述工作寄存器的内容被馈送到下游比较器单元（130,230），以便验证比较器单元是否发出信号。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式