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21. 发明授权

KR100724033B1 불휘발성 반도체 기억 장치 失效
标题翻译：非易失性半导体存储器件
公开(公告)号：KR100724033B1
公开(公告)日：2007-06-04
申请号：KR1020060053451
申请日：2006-06-14
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께 , 고다아끼라 , 노구찌미쯔히로
IPC分类号： G11C16/00
CPC分类号： G11C16/0466 , G11C16/3468
摘要： 본 발명은 반도체 기판 상에 전기적 기입 및 소거가 가능한 복수의 불휘발성 메모리 셀을 배열하여 구성된 셀 어레이를 포함한 불휘발성 반도체 기억 장치에 관한 것으로, 상기 메모리 셀은 제1 게이트 절연막을 개재하여 형성된 전하 축적층과, 이 전하 축적층 상에 제2 게이트 절연막을 개재하여 형성된 게이트 전극을 갖고 있다. 제어 회로는 셀 어레이의 선택된 메모리 셀의 데이터 기입 및 소거 시퀀스를 제어한다. 메모리 셀의 데이터 기입에서, 제1 기입 동작은 게이트 전극과 반도체 기판과의 사이에 제1 스텝 업 전압으로 기입 펄스 전압을 인가한다. 제2 기입 동작은 제1 스텝 업 전압보다 작은 제2 스텝 업 전압으로 기입 펄스 전압을 인가한다.
반도체 기판, 부유 게이트, 불휘발성 메모리 셀, 게이트 절연막, 실리콘 질화막

22. 发明授权

KR100684238B1 불휘발성 반도체 기억 장치 失效
公开(公告)号：KR100684238B1
公开(公告)日：2007-02-22
申请号：KR1020060019998
申请日：2006-03-02
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께 , 고다아끼라 , 노구찌미쯔히로
IPC分类号： H01L27/115 , G11C16/02
CPC分类号： G11C16/0466 , G11C16/3468
摘要： 본 발명은 반도체 기판 상에 전기적 기입 및 소거가 가능한 복수의 불휘발성 메모리 셀을 배열하여 구성된 셀 어레이를 포함한 불휘발성 반도체 기억 장치에 관한 것으로, 상기 메모리 셀은 제1 게이트 절연막을 개재하여 형성된 전하 축적층과, 이 전하 축적층 상에 제2 게이트 절연막을 개재하여 형성된 게이트 전극을 갖고 있다. 제어 회로는 셀 어레이의 선택된 메모리 셀의 데이터 기입 및 소거 시퀀스를 제어한다. 메모리 셀의 데이터 기입에서, 제1 기입 동작은 게이트 전극과 반도체 기판과의 사이에 제1 스텝 업 전압으로 기입 펄스 전압을 인가한다. 제2 기입 동작은 제1 스텝 업 전압보다 작은 제2 스텝 업 전압으로 기입 펄스 전압을 인가한다.
반도체 기판, 부유 게이트, 불휘발성 메모리 셀, 게이트 절연막, 실리콘 질화막

23. 发明公开

KR1020060076264A 불휘발성 반도체 기억 장치 失效
公开(公告)号：KR1020060076264A
公开(公告)日：2006-07-04
申请号：KR1020060053451
申请日：2006-06-14
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께 , 고다아끼라 , 노구찌미쯔히로
IPC分类号： G11C16/00
CPC分类号： G11C16/0466 , G11C16/3468 , G11C16/0483 , G11C16/10
摘要： A cell array is configured by arranging a plurality of electrically writable erasable nonvolatile memory cells on a semiconductor substrate. Each of the memory cells has a charge accumulation layer formed via a first gate insulating film and a gate electrode formed on the charge accumulation layer via a second gate insulating film. A control circuit controls the sequence of writing and erasing the data into and from a memory cell selected in the memory cell. In writing the data into the memory cell, a first write operation is to apply a write pulse voltage with a first step-up voltage between the gate electrode and the semiconductor substrate. A second write operation is to apply a write pulse voltage with a second step-up voltage lower than the first step-up voltage.

24. 发明公开

KR1020040047725A ＮＡＮＤ형 플래시 ＥＥＰＲＯＭ有权
标题翻译：具有改进编程特性的NAND型闪存EEPROM
公开(公告)号：KR1020040047725A
公开(公告)日：2004-06-05
申请号：KR1020030085438
申请日：2003-11-28
申请人： 가부시끼가이샤 도시바
发明人： 마쯔나가야스히꼬 , 야에가시도시따께 , 아라이후미따까
IPC分类号： H01L27/115
CPC分类号： G11C16/0483 , G11C16/10
摘要： PURPOSE: A NAND type flash EEPROM(Electrically Erasable Programmable Read Only Memory) is provided to improve programming properties by applying one selected from a plurality of different intermediate voltages to an unselected control gate line according to the position of a selected control gate line using a row decoder. CONSTITUTION: A booster circuit(15) is used for generating a programming voltage, a plurality of different intermediate voltages, and a bit line voltage. The programming voltage and the plurality of different intermediate voltages are supplied to a row decoder(13). The row decoder is used for selecting a control gate line and the first to second select gate lines. The first to second select lines are connected with gates of the first and the second select gate transistors, respectively. The bit line voltage is supplied to a bit line control circuit(12). The bit line control circuit is used for latching programmed data and sensing the data at the readout time. The row decoder provides the high voltage selected from different intermediate voltages to an unselected control gate line when a selected control gate line is near to a bit line. The row decoder provides the low voltage selected from different intermediate voltages to the unselected control gate line when the selected control gate line is far from the bit line.
摘要翻译：目的：提供NAND型快闪EEPROM（电可擦除可编程只读存储器），以通过根据所选择的控制栅极线的位置将使用从多个不同中间电压中选择的一个应用到未选择的控制栅极线来提高编程性能行解码器。构成：升压电路（15）用于产生编程电压，多个不同的中间电压和位线电压。编程电压和多个不同的中间电压被提供给行解码器（13）。行解码器用于选择控制栅极线和第一至第二选择栅极线。第一至第二选择线分别与第一和第二选择栅极晶体管的栅极连接。位线电压被提供给位线控制电路（12）。位线控制电路用于锁存编程数据并在读出时检测数据。当选择的控制栅极线接近位线时，行解码器将从不同中间电压选择的高电压提供给未选择的控制栅极线。当所选择的控制栅极线远离位线时，行解码器将从不同中间电压选择的低电压提供给未选择的控制栅极线。

25. 发明授权

KR101099860B1 비휘발성 반도체 메모리 디바이스 失效
标题翻译：非易失性半导体存储器件
公开(公告)号：KR101099860B1
公开(公告)日：2011-12-28
申请号：KR1020090041622
申请日：2009-05-13
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11568 , H01L27/11565
摘要： 비휘발성 반도체 메모리 디바이스는 반도체 기판 상에 제공된 셀 트랜지스터 및 선택 트랜지스터를 갖는 메모리 셀 어레이를 포함한다. 셀 트랜지스터는 기판 상에 터널 절연막, 전하 축적층, 블록 절연막, 및 게이트 전극을 포함한다. 전하 축적층은 인접한 셀 트랜지스터들 사이에서 분리된다. 선택 트랜지스터는 기판 상에 블록 절연막의 재료와 동일한 재료로 형성된 게이트 절연막 및 게이트 전극을 포함한다. 셀 트랜지스터와 선택 트랜지스터 사이의 반도체 기판의 표면에 단차가 제공되며, 이 단차는 셀 트랜지스터 측이 높고 선택 트랜지스터의 측이 낮게 위치하도록 형성된다.
셀 트랜지스터, 선택 트랜지스터, 터널 절연막, 전하 축적층, 블록 절연막, 게이트 전극, 단차

26. 发明授权

KR101038131B1 불휘발성 반도체 메모리 失效
标题翻译：非易失性半导体存储器
公开(公告)号：KR101038131B1
公开(公告)日：2011-05-31
申请号：KR1020080130423
申请日：2008-12-19
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/7881 , H01L21/28273 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11529 , H01L27/11546 , H01L29/66825
摘要： 본 발명의 불휘발성 반도체 메모리는, 반도체 기판 내의 소자 분리 영역에 의해 구획되는 소자 영역과, 상기 소자 영역 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 전하 축적층과, 상기 전하 축적층에 형성되는 다층 절연체와, 상기 다층 절연체 상에 설치되는 컨트롤 게이트 전극을 갖는 메모리 셀을 포함하고, 상기 게이트 절연막은, 제1 터널막과, 상기 제1 터널막 상에 형성되고, 상기 제1 터널막보다도 유전율이 높은 제1 고유전율막과, 상기 제1 고유전율막 상에 형성되고, 상기 제1 터널막과 동일 구성의 제2 터널막을 포함하며, 상기 다층 절연체는, 제1 절연막과, 상기 제1 절연막 상에 형성되고, 상기 제1 절연막보다도 유전율이 높은 제2 고유전율막과, 상기 제2 고유전율막 상에 형성되고, 상기 제1 절연막과 동일 구성의 제2 절연막을 포함한다.
불휘발성 반도체 메모리, 메모리 셀, 선택 트랜지스터, AND 스트링, 컨트롤 게이트 전극, 플로팅 게이트 전극, 소스/드레인 영역, 확산층

27. 发明授权

KR100900851B1 비휘발성 반도체 메모리 有权
标题翻译： 비휘발성반도체메모리
公开(公告)号：KR100900851B1
公开(公告)日：2009-06-04
申请号：KR1020070043176
申请日：2007-05-03
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께 , 사와무라겐지
IPC分类号： G11C16/10 , G11C16/02
CPC分类号： G11C8/08 , G11C11/5628 , G11C16/0483 , G11C16/12 , G11C16/3418 , G11C2211/5648
摘要： 본 발명의 실시예에 따른 비휘발성 반도체 메모리는 직렬로 접속된 메모리 셀들을 포함하는 NAND 스트링과, 각기 NAND 스트링의 각 단부에 접속되는 2개의 선택 게이트 트랜지스터와, 선택된 셀에 대한 제1 기입 조건(모드 1)과는 상이한 선텍된 셀에 대한 제1 기입 조건(모드 2)을 이루는 기입 제어 회로를 포함한다. 제1 기입 조건은 선택된 셀이 2개의 선택 게이트 트랜지스터에 인접하는 2개의 메모리 셀 중 하나라는 것이다. 제2 기입 조건은 선택된 셀이 2개의 선택 게이트 트랜지스터에 인접하는 2개의 메모리 셀을 제외한 메모리 셀 중 하나라는 것이다.
비휘발성 반도체 메모리, NAND 스트링, 기입 조건
摘要翻译：根据本发明的示例的非易失性半导体存储器包括：包含串联连接的存储器单元的NAND串，每个连接到NAND串的每一端的两个选择栅极晶体管以及写入控制电路，该写入控制电路使第一写入条件针对与所选单元的第二写入条件不同的选定单元。第一写入条件是所选单元是与两个选择栅极晶体管相邻的两个存储器单元中的一个。第二写入条件是所选单元是除与两个选择栅晶体管相邻的两个存储单元之外的存储单元之一。

28. 发明公开

KR1020080026508A 비휘발성 반도체 메모리 및 그 제조 방법 有权
标题翻译：非易失性半导体存储器及其制造方法
公开(公告)号：KR1020080026508A
公开(公告)日：2008-03-25
申请号：KR1020070095295
申请日：2007-09-19
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L29/513 , G11C16/0466 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11543 , H01L21/28273
摘要： A non-volatile semiconductor memory and a manufacturing method thereof are provided to improve write characteristics of a memory cell by reducing an amount of variation of a threshold voltage of the memory cell due to inter-cell interference. A non-volatile semiconductor memory includes a memory cell and a peripheral transistor. The memory cell has a first integrated insulating film having a multi-layer structure. The first integrated insulating film is formed on a floating gate electrode(3A) and an isolation insulating layer. The peripheral transistor has a second integrated insulating film having a multi-layer structure. The second integrated insulating film is formed on a first gate electrode and a second isolation insulating layer. The first and second integrated insulating films have the same structure, and a lowermost insulating layer of the first integrated insulating film on the first isolation insulating layer is thinner than a lowermost insulating layer(4a1) of the second integrated insulating film on the second isolation insulating layer.
摘要翻译：提供了一种非易失性半导体存储器及其制造方法，以通过减少由于小区间干扰而导致的存储单元的阈值电压的变化量来改善存储单元的写入特性。非易失性半导体存储器包括存储单元和外围晶体管。存储单元具有具有多层结构的第一集成绝缘膜。第一集成绝缘膜形成在浮栅电极（3A）和隔离绝缘层上。外围晶体管具有多层结构的第二集成绝缘膜。第二集成绝缘膜形成在第一栅电极和第二隔离绝缘层上。第一和第二集成绝缘膜具有相同的结构，第一隔离绝缘层上的第一集成绝缘膜的最下层绝缘层比第二隔离绝缘层上的第二集成绝缘膜的最下层绝缘层（4a1）薄层。

29. 发明授权

KR100743779B1 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100743779B1
公开(公告)日：2007-07-30
申请号：KR1020060004220
申请日：2006-01-16
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께 , 시오자와쥰이찌
IPC分类号： H01L27/115
CPC分类号： H01L29/78 , H01L27/105 , H01L27/11526 , H01L27/11529
摘要： 본 발명은 메모리 셀의 소자 영역 폭의 감소에 의한 소자 특성의 열화를 방지할 수 있는 반도체 장치를 제공하는 것이다.
반도체 장치는 반도체 기판(1) 상에 형성된 소자 분리 영역(7a), 소자 분리 영역(7a)에 의해 구획된 소자 영역(6a), 소자 영역(6a) 상에 형성된 게이트 절연막(3a), 게이트 절연막(3a) 상에 형성된 게이트 전극(4a)을 갖는다. 또한, 반도체 기판(1) 상에 형성된 소자 분리 영역(7b), 소자 분리 영역(7b)에 의해 구획된 소자 영역(6b), 소자 영역(6b) 상에 형성된 게이트 절연막(3b), 게이트 절연막(3b) 상에 형성된 게이트 전극(4b)을 갖는다. 소자 분리 영역(7a)과 소자 영역(6a) 사이에는 실리콘 산화막(8a)이 형성되고, 소자 분리 영역(7b)과 소자 영역(6b) 사이에는 실리콘 산화막(8b)이 형성되어 있다. 소자 분리 영역(7a)의 폭은 소자 분리 영역(7b)의 폭보다도 좁고, 실리콘 산화막(8a)의 막 두께는 실리콘 산화막(8b)의 막 두께보다도 얇다.
소자 영역, 게이트 절연막, 소자 분리 영역, 실리콘 산화막, 반도체 기판, 게이트 전극

30. 发明公开

KR1020070029582A 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020070029582A
公开(公告)日：2007-03-14
申请号：KR1020060086619
申请日：2006-09-08
申请人： 가부시끼가이샤 도시바
发明人： 야에가시도시따께
IPC分类号： H01L21/336 , H01L27/115 , H01L21/8247
CPC分类号： H01L29/513 , H01L27/115 , H01L27/11568 , H01L21/28282 , H01L21/76897 , H01L27/1157
摘要： A semiconductor device and its manufacturing method are provided to reduce the resistance of a gate electrode and to stabilize transistor characteristics by using an improved barrier layer. A semiconductor device comprises a semiconductor substrate(10), a plurality of gate electrodes, barrier insulators and an interlayer dielectric. The plurality of gate electrodes are composed of a charge storing layer made of a first insulator, a first conductor layer, a second conductor layer and a second insulator(36) between the charge storing layer and the first conductor layer. The barrier insulators(38) are installed between adjacent gate electrodes. The barrier insulators contacts sidewalls alone of the gate electrodes. The interlayer dielectric is formed on the resultant structure to contact an upper surface of the second conductor layer. The barrier insulator includes a silicon nitride layer.
摘要翻译：提供一种半导体器件及其制造方法，以通过使用改进的阻挡层来降低栅电极的电阻和稳定晶体管特性。半导体器件包括半导体衬底（10），多个栅电极，势垒绝缘体和层间电介质。多个栅电极由电荷存储层和第一导体层之间的由第一绝缘体，第一导体层，第二导体层和第二绝缘体构成的电荷存储层构成。隔离绝缘体（38）安装在相邻的栅电极之间。阻挡绝缘体与栅电极单独接触侧壁。在所得结构上形成层间电介质以接触第二导体层的上表面。阻挡绝缘体包括氮化硅层。

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