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    • 125. 发明授权
    • 배터리 보호회로의 패키지 모듈
    • 电池保护电路的封装模块
    • KR101288059B1
    • 2013-07-22
    • KR1020120001178
    • 2012-01-04
    • 주식회사 아이티엠반도체
    • 나혁휘김영석안상훈박성범박승욱조현목박순복박재구채윤희
    • H01M2/34
    • H01L2224/0603H01L2224/48137H01L2224/48247H01L2224/49111H01L2924/19105
    • 본 발명은 배터리 보호회로의 패키지 모듈에 관한 것으로, 본 발명에 따른 배터리 보호회로의 패키지모듈은, 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과; 상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과; 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 상기 배터리 보호회로를 구성하는 복수의 수동소자들, 프로텍션 IC, 제1FET칩 및 제2FET칩이 배치되는 보호회로영역을 구비하여, 상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가진다. 본 발명에 따르면, 별도의 모듈제조공정이 필요하였던 기존 방법보다 제조공정이 최소화 되며, 배터리 팩의 구성이 용이하고 소형화 및 집적화가 가능하다.
    • 本发明涉及一种电池保护电路的封装模块,并且根据本发明的电池保护电路的封装模块包括:第一内部连接端子,其设置在其两个边缘部分处并且与具有嵌入裸电池的电池壳连接; 第一内部连接端子区域和其中布置有两个内部连接端子的第二内部连接端子区域; 外部连接端子区域,其与所述第一内部连接端子区域相邻并且具有设置在其中的多个外部连接端子; 并且,保护电路区域配置在外部连接端子区域和第2内部连接端子区域之间,包括构成电池保护电路的多个无源元件,保护IC,第1FET芯片以及第2FET芯片 多个外部连接端子暴露在上表面上,并且第一内部连接端子和第二内部连接端子暴露在下表面上。 根据本发明,制造过程被最小化,电池组的构造容易,并且小型化和集成化成为可能。
    • 129. 发明授权
    • 배터리 보호회로의 본딩패드 배치구조
    • 电池保护电路的联结垫布局结构
    • KR101054890B1
    • 2011-08-05
    • KR1020100047941
    • 2010-05-24
    • 주식회사 아이티엠반도체
    • 김현욱박승욱안상훈김영석나혁휘
    • H01M2/34
    • H01L2224/48137H01L2224/48247H01L2224/4903H01L2224/49111
    • PURPOSE: A bonding pad arrangement structure is provided to lower the wire short occurrence by including a routing bonding pad, to reduce the height of a wire loop and to reduce the thickness of a package itself. CONSTITUTION: A bonding pad arrangement structure comprises: a first source bonding pad(SP1) arranged to the upper side of a dual FET chip(110); a first gate bonding pad(GP1) spaced from the first source bonding pad; a second source bonding pad(SP2) which is spaced from the first source bonding pad and arranged in the longitudinal direction of the dual FET chip; a second gate bonding pad(GP2) which is spaced from the second source bonding pad; and at least one routing bonding pad(RP) arranged on the upper side of the dual FET chip in the longitudinal direction of the dual FET chip.
    • 目的:提供焊盘布置结构,通过包括布线焊盘来降低导线短路,以减少导线环的高度并减小封装本身的厚度。 构成:焊盘布置结构包括:布置到双FET芯片(110)的上侧的第一源极焊盘(SP1); 与第一源极焊盘间隔开的第一栅极焊盘(GP1); 第二源极焊盘(SP2),其与所述第一源极焊盘间隔开并且沿所述双FET芯片的纵向方向布置; 与第二源极焊盘间隔开的第二栅极焊盘(GP2); 以及布置在双FET芯片的上侧上的双FET芯片的纵向方向上的至少一个布线焊盘(RP)。