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1. 发明授权

KR102002980B1 에어갭을 구비한 반도체장치 및 그 제조 방법 有权
公开(公告)号：KR102002980B1
公开(公告)日：2019-07-25
申请号：KR1020130038175
申请日：2013-04-08
申请人： 에스케이하이닉스 주식회사
发明人： 임성원 , 염승진 , 이효석
IPC分类号： H01L21/764 , H01L27/108 , H01L21/8242

2. 发明授权

KR102001511B1 에어갭을 구비한 반도체장치 및 그 제조 방법 有权
公开(公告)号：KR102001511B1
公开(公告)日：2019-07-19
申请号：KR1020120153806
申请日：2012-12-26
申请人： 에스케이하이닉스 주식회사
发明人： 이남열 , 김동석 , 염승진 , 김승범 , 김세진 , 홍승희 , 이효석 , 임성원
IPC分类号： H01L21/764 , H01L21/8242 , H01L27/108

3. 发明公开

KR1020160108784A 확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법 审中-实审
标题翻译：用于形成扩散阻挡膜的方法，包含半导体器件中的扩散阻挡膜的金属线及其制造方法
公开(公告)号：KR1020160108784A
公开(公告)日：2016-09-20
申请号：KR1020150031876
申请日：2015-03-06
申请人： 에스케이하이닉스 주식회사 , 영남대학교 산학협력단
发明人： 이정엽 , 김상덕 , 염승진 , 김수현 , 이현정
IPC分类号： H01L21/28 , H01L21/24
CPC分类号： H01L21/28061 , H01L21/244 , H01L2924/01025 , H01L2924/01044
摘要： 본발명은루테늄과망간을교대로증착시켜반도체소자의금속배선용확산방지막을형성하는방법에관한것이다. 또한, 본발명은상기확산방지막을포함하는반도체소자의금속배선과이의제조방법에관한것이다.
摘要翻译：本发明涉及通过交替沉积钌（Ru）和锰（Mn）来形成用于半导体器件的金属线的扩散阻挡膜的方法。此外，本发明涉及包括扩散阻挡膜的半导体器件的金属线及其制造方法。形成扩散阻挡膜的方法包括以下步骤：（a）多次沉积Ru; 和（b）至少沉积Mn一次。步骤（a）中的Ru的沉积次数大于步骤（b）中的沉积次数，步骤（a）和步骤（b）重复多次。

4. 发明公开

KR1020150015648A 에어갭을 구비한 반도체장치 및 그 제조 방법 审中-实审
标题翻译：具有空气隙的半导体器件及其制造方法
公开(公告)号：KR1020150015648A
公开(公告)日：2015-02-11
申请号：KR1020130091075
申请日：2013-07-31
申请人： 에스케이하이닉스 주식회사
发明人： 염승진 , 임성원 , 홍승희 , 이효석 , 이남열
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/764
CPC分类号： H01L27/10888 , H01L21/31111 , H01L21/32133 , H01L21/76808 , H01L21/7682 , H01L21/76831 , H01L21/76834 , H01L21/76877 , H01L21/76889 , H01L21/76897 , H01L23/48 , H01L27/10814 , H01L27/1085 , H01L27/10855 , H01L27/10876 , H01L27/10885 , H01L2924/0002 , H01L2924/00
摘要： 본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치는 기판 상에 형성된 비트라인을 포함하는 복수의 비트라인구조물; 상기 복수의 비트라인구조물 사이에 형성된 제1플러그구조물; 상기 비트라인구조물과 제1플러그구조물 사이에 형성된 에어갭; 상기 제1플러그구조물 상에서 상기 에어갭의 일부를 캡핑하는 제2플러그구조물; 및 상기 에어갭의 나머지를 캡핑하는 캡핑구조물을 포함할 수 있다.
摘要翻译：提供能够减少相邻导电结构之间的寄生电容的半导体器件及其制造方法。根据本技术的半导体器件可以包括位线结构，其包括形成在衬底上的位线; 形成在位线结构之间的第一插头结构; 在所述位线结构和所述第一插塞结构之间形成的气隙; 第二插塞结构，其封闭所述第一插头结构上的所述气隙的一部分; 以及封闭空气间隙的其余部分的封盖结构。

5. 发明公开

KR1020140028752A 반도체 소자 및 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140028752A
公开(公告)日：2014-03-10
申请号：KR1020120095773
申请日：2012-08-30
申请人： 에스케이하이닉스 주식회사
发明人： 임성원 , 염승진 , 이효석
IPC分类号： H01L21/8242 , H01L27/108
摘要： Disclosed are a semiconductor device and a method for manufacturing the same by: forming a shielding plug which shields and fixes a storage first node and the storage first node of a capacitor with a cylindrical shape capable of providing a concave inner groove and penetrating a first mold on a semiconductor substrate; selectively removing a second mold layer and the first mold after forming a storage second node which penetrates the second mold covering the shielding plug; and selectively removing the shielding plug.
摘要翻译：公开了一种半导体器件及其制造方法，其特征在于：形成屏蔽并固定电容器的存储第一节点和电容器的存储第一节点的屏蔽插头，该电容器具有能够提供凹形内槽并且穿透第一模具的圆筒形状在半导体衬底上; 在形成穿过覆盖屏蔽插塞的第二模具的存储第二节点之后选择性地移除第二模具层和第一模具; 并选择性地去除屏蔽插头。

6. 发明公开

KR1020140012575A 반도체 장치 및 그의 제조 방법 审中-实审
标题翻译：半导体器件和制造它们的制造
公开(公告)号：KR1020140012575A
公开(公告)日：2014-02-03
申请号：KR1020120112479
申请日：2012-10-10
申请人： 에스케이하이닉스 주식회사
发明人： 이효석 , 염승진 , 임성원
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/1079 , H01L21/76224 , H01L29/1033 , H01L29/4236
摘要： An embodiment of the present invention is to provide a semiconductor device capable of preventing the leaning phenomenon of an active region and a method for manufacturing the same. The embodiment includes a step of defining a bent active region by forming a plurality of trenches in a semiconductor substrate; a step of forming an insulating layer for gap-filling the trenches; and a step of forming a pair of gate lines intersecting with the bent active region. The leaning phenomenon of the active region can be prevented by forming the bent active region.
摘要翻译：本发明的一个实施例是提供一种能够防止有源区域倾斜现象的半导体器件及其制造方法。该实施例包括通过在半导体衬底中形成多个沟槽来限定弯曲有源区的步骤; 形成用于间隙填充沟槽的绝缘层的步骤; 以及形成与弯曲的有源区相交的一对栅极线的步骤。可以通过形成弯曲的有源区域来防止有源区域的倾斜现象。

7. 发明公开

KR1020130023768A 다마신비트라인을 구비한 반도체장치 및 그 제조 방법 审中-实审
标题翻译：具有DAMASCENE BITLINE的半导体器件及其制造方法
公开(公告)号：KR1020130023768A
公开(公告)日：2013-03-08
申请号：KR1020110086762
申请日：2011-08-29
申请人： 에스케이하이닉스 주식회사
发明人： 염승진 , 곽노정 , 박창헌 , 황선환
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/768
CPC分类号： H01L27/10855 , H01L27/10885
摘要： PURPOSE: A semiconductor device including a damascene bit line and a manufacturing method thereof are provided to reduce device errors due to a resistance problem of a storage contact node plug by maximizing a contact area between an active region and the storage node contact plug. CONSTITUTION: A device isolation layer(22) defining an active region(23) is formed on a semiconductor substrate(21). A storage node contact plug(29A,29B) is formed in a storage node contact region of the active region. A bit line(36) is formed in the bit line contact region of the active region. A damascene pattern is formed by etching a first interlayer dielectric layer(24), an etch stop layer(25), and a second interlayer dielectric layer(26). The damascene pattern is composed of a first trench(31) and a second trench(33). A bit line hard mask layer(37) is formed in the bit line. A bit line spacer(35) is formed between the bit line and the storage node contact plug.
摘要翻译：目的：提供包括镶嵌位线的半导体器件及其制造方法，以通过使有源区域和存储节点接触插塞之间的接触面积最大化来减少由于存储接触节点插头的电阻问题引起的器件误差。构成：在半导体衬底（21）上形成限定有源区（23）的器件隔离层（22）。存储节点接触插塞（29A，29B）形成在有源区域的存储节点接触区域中。位线（36）形成在有源区的位线接触区域中。通过蚀刻第一层间介电层（24），蚀刻停止层（25）和第二层间介电层（26）来形成镶嵌图案。镶嵌图案由第一沟槽（31）和第二沟槽（33）构成。位线硬掩模层（37）形成在位线中。位线间隔件（35）形成在位线和存储节点接触插塞之间。

8. 发明公开

KR1020120066776A 반도체 장치 제조방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020120066776A
公开(公告)日：2012-06-25
申请号：KR1020100128043
申请日：2010-12-15
申请人： 에스케이하이닉스 주식회사
发明人： 이효석 , 염승진 , 김진웅 , 임성원
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28185 , H01L27/10823 , H01L29/4236
摘要： PURPOSE: A method of manufacturing a semiconductor device is provided to prevent a void from being generated in an interface in which a gate insulating layer is touched with a gate electrode. CONSTITUTION: A trench is formed by selectively etching the substrate. A gate insulating layer is formed on the surface of the trench. A liner silicon film(36A) is formed on the surface of the gate insulating film. A gate electrode(37) filled in the trench is formed on the liner silicon film. The liner silicon film is changed to a liner silicon oxide film by annealing.
摘要翻译：目的：提供一种制造半导体器件的方法，以防止在栅极绝缘层与栅电极接触的界面中产生空隙。构成：通过选择性蚀刻衬底形成沟槽。栅极绝缘层形成在沟槽的表面上。衬底硅膜（36A）形成在栅极绝缘膜的表面上。填充在沟槽中的栅电极（37）形成在衬垫硅膜上。通过退火将衬垫硅膜改变为衬垫氧化硅膜。

9. 发明公开

KR1020110110617A 반도체 장치 제조방법 无效
公开(公告)号：KR1020110110617A
公开(公告)日：2011-10-07
申请号：KR1020100030036
申请日：2010-04-01
申请人： 에스케이하이닉스 주식회사
发明人： 홍승희 , 염승진 , 이효석 , 이남열
IPC分类号： H01L21/3205
CPC分类号： H01L21/76802 , H01L21/31144 , H01L21/76877
摘要： 본 발명은 플러그와 금속배선 사이의 콘택저항 증가를 방지할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이에 따라 본 발명은 기판 상에 제1 및 제2층간절연막을 순차적으로 형성하는 단계; 상기 제2 및 제1층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하는 플러그를 형성하는 단계; 상기 제2층간절연막을 선택적으로 식각하여 상기 콘택홀의 입구 선폭을 증가시킴과 동시에 상기 플러그를 리세스하는 단계; 및 상기 제2층간절연막 상에 상기 플러그와 접하고, 나머지 상기 콘택홀을 매립하는 금속배선을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하며, 상술한 본 발명에 따르면, 제1층간절연막을 식각정지막으로 플러그를 리세스함으로써, 플러그가 과도하게 리세스되는 것을 방지하여 금속배선이 나머지 콘택홀을 매립하는 과정에서 매립불량이 발생하는 것을 방지할 수 있으며, 이를 통해 플러그와 금속배선 사이에 콘택저항이 증가하는 것을 방지할 수 있다.

10. 发明公开

KR1020110078115A 다마신 비트라인 제조 방법 및 그를 이용한 반도체장치 제조 방법 无效
标题翻译：用于制造DAMASCENE BITLINE的方法和使用其制造半导体器件的方法
公开(公告)号：KR1020110078115A
公开(公告)日：2011-07-07
申请号：KR1020090134852
申请日：2009-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 염승진 , 조직호 , 홍승희 , 이효석
IPC分类号： H01L21/28
CPC分类号： H01L21/76846 , H01L21/76834 , H01L21/76864 , H01L21/76877 , H01L27/10885
摘要： PURPOSE: A method for manufacturing a damascene bit line and a method for manufacturing a semiconductor device are provided to prevent the deterioration of an insulation layer due to fluorine by using metal organic gas without the fluorine in a tungsten nitride layer depositing process. CONSTITUTION: A damascene pattern(22) is formed. A dual tungsten nitride layer(24A,25A) is formed on the damascene pattern. The tungsten nitride layers have different nitrogen concentration. A bulk tungsten layer(26A) is formed on the tungsten nitride layer. The bulk tungsten layer buries the damascene pattern.
摘要翻译：目的：提供一种用于制造镶嵌位线的方法和制造半导体器件的方法，以防止在氮化钨层沉积工艺中通过使用不含氟的金属有机气体而导致的氟的绝缘层的劣化。构成：形成镶嵌图案（22）。在镶嵌图案上形成双重氮化钨层（24A，25A）。氮化钨层具有不同的氮浓度。在氮化钨层上形成体钨层（26A）。大块钨层掩埋镶嵌图案。

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