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1. 发明公开

KR1020160108202A 반도체 집적 회로 장치 및 그 제조 방법 审中-实审
标题翻译：半导体集成电路装置及其制造方法
公开(公告)号：KR1020160108202A
公开(公告)日：2016-09-19
申请号：KR1020160025689
申请日：2016-03-03
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 하라다히로후미
IPC分类号： H01L27/02 , H01L21/768 , H01L21/02 , H01L21/3205 , H01L23/62 , H01L21/82
摘要： 반도체집적회로장치의특성을조정하는휴즈소자의안정적인형성을가능하게한 반도체집적회로장치및 그제조방법을제공한다. 휴즈소자에사용되는재료를스퍼터링법에의한비정질실리콘층으로하고, 금속배선형성과동일공정으로형성함으로써, 휴즈소자상의층간절연막의막 두께를저감하고, 레이저트리밍가공의안정성을얻는것이가능한반도체집적회로장치및 그제조방법으로한다.
摘要翻译：提供了用于稳定地形成调整半导体集成电路器件的特性的熔丝器件的半导体集成电路器件及其制造方法。用于保险丝装置的材料是通过溅射法的非晶硅层，并且通过与形成金属线相同的工艺形成。由此，能够降低熔断器件上的层间绝缘膜的厚度，能够实现激光修整工艺的稳定性。

2. 发明公开

KR1020160095637A 반도체 불휘발성 메모리 소자 및 그 제조 방법 审中-实审
标题翻译：半导体非易失性存储元件及其制造方法
公开(公告)号：KR1020160095637A
公开(公告)日：2016-08-11
申请号：KR1020160012855
申请日：2016-02-02
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 하라다히로후미 , 가토신지로
IPC分类号： H01L27/115 , H01L29/772
摘要： 반도체집적회로장치내의정전류원을구성하는소자로서, 반도체불휘발성메모리소자를사용한다. 반도체불휘발성메모리소자는, 컨트롤게이트전극, 플로팅게이트전극, 소스/드레인단자를갖고, 컨트롤게이트전극아래에얇은제 1 게이트절연막과, 반도체집적회로장치의동작전압보다과대한전압을인가하여도파괴되지않는두께를갖는제 2 게이트절연막을구비하여, 드레인단자로부터동작전압보다과대한전하를제 2 게이트절연막을통해서플로팅게이트전극으로주입함으로써임계치전압을조정할수 있어, 동작전압범위내에서는주입캐리어가리크되지않는노멀리온형의반도체불휘발성메모리소자로되어있다.
摘要翻译：在半导体集成电路器件中构成恒流源的器件使用非易失性半导体存储器件。非挥发性半导体存储器件包括控制栅电极，浮栅电极，源极漏极端子，控制栅电极下的第一薄栅极绝缘膜，以及具有防止损坏的厚度的第二栅极绝缘膜，施加超过半导体集成电路器件的工作电压的电压。从漏极端子通过第二栅极绝缘膜注入超过工作电压的电荷，以调整阈值电压。因此，常开型非易失性半导体存储器件可以防止注入载体在工作电压范围内的泄漏。

3. 发明公开

KR1020120100757A 반도체 장치의 제조 방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020120100757A
公开(公告)日：2012-09-12
申请号：KR1020120020089
申请日：2012-02-28
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 가토신지로 , 하라다히로후미
IPC分类号： H01L29/786
CPC分类号： H01L28/24 , H01L28/20
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to eliminate disconnection by reducing stress applied to a resistor by adopting a barrier metal with a thin film to an electrode of the resistor. CONSTITUTION: A barrier metal film and an aluminum metal film are formed on an insulating layer(1) of a semiconductor substrate. Two aluminum electrodes(10) are formed by patterning the barrier metal film and the aluminum metal film. The aluminum metal film of an aluminum electrode is selectively eliminated and a barrier metal electrode(9) is formed. A resistor(2) is formed in order to electrically connect between the barrier metal electrodes.
摘要翻译：目的：提供一种制造半导体器件的方法，以通过对电阻器的电极采用具有薄膜的阻挡金属来降低施加到电阻器的应力来消除断开。构成：在半导体衬底的绝缘层（1）上形成阻挡金属膜和铝金属膜。通过图案化阻挡金属膜和铝金属膜来形成两个铝电极（10）。选择性地去除铝电极的铝金属膜，形成阻挡金属电极（9）。形成电阻器（2）以便在阻挡金属电极之间电连接。

4. 发明公开

KR1020160016623A 반도체 집적 회로 장치 및 그것의 출력 전압 조정 방법 审中-实审
标题翻译：半导体集成电路装置及其输出电压调节方法
公开(公告)号：KR1020160016623A
公开(公告)日：2016-02-15
申请号：KR1020150105173
申请日：2015-07-24
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 하라다히로후미 , 가토신지로
IPC分类号： G11C5/14 , G05F1/46 , G05F1/56 , G05F1/575 , G05F1/569
CPC分类号： G05F1/468 , G11C5/147
摘要： 조정입력단자를통해전압및 전류를입력하고역치전압을변화시킬수 있는메모리소자를포함하며, 그역치전압에따라출력전압을변화시킬수 있는반도체집적회로장치를제공한다. 또한, 이반도체집적회로장치에있어서, 조정입력단자로의입력전압을변화시키고, 출력전압을변화시키는방법으로임의의출력전압을설정하는출력전압조정방법을제공한다.
摘要翻译：提供一种半导体集成电路器件，其包括通过调节输入端子输入电压和电流的存储元件，以能够改变其阈值电压。半导体集成电路器件可以根据阈值电压改变输出电压。此外，提供了一种调节半导体集成电路器件的输出电压的方法。该方法包括将输入电压改变到调节输入端子并改变输出电压以便设定任意输出电压的步骤。

5. 发明公开

KR1020140100425A ESD 보호 회로를 구비한 반도체 장치 审中-实审
标题翻译：具有ESD保护电路的半导体器件
公开(公告)号：KR1020140100425A
公开(公告)日：2014-08-14
申请号：KR1020140012147
申请日：2014-02-03
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 가타쿠라다카시 , 하라다히로후미 , 히로세요시츠구
IPC分类号： H01L27/04
CPC分类号： H01L27/0255 , H01L27/0266 , H01L27/0274 , H01L27/0288
摘要： Provided is an ESD protection circuit having small area. The present invention comprises a P-type diffusion resistance (12) in an N-type well which has one end connected to an input terminal (11), a diode (14) between the diffusion resistance (12) and the N-type well which is connected to a power terminal, an NMOS transistor (15) where a gate and a source is connected to a ground terminal, and a drain is connected to the other end of the diffusion resistance (12), and a parasitic diode generated between the power terminal and the ground terminal.
摘要翻译：具有面积小的ESD保护电路。本发明包括一个N型阱中的P型扩散电阻（12），其一端连接到输入端（11），在扩散电阻（12）和N型阱之间的二极管（14）其连接到电源端子，其中栅极和源极连接到接地端子的NMOS晶体管（15），并且漏极连接到扩散电阻（12）的另一端，并且在第二和第二栅极之间产生的寄生二极管电源端子和接地端子。

6. 发明公开

KR1020130108145A 반도체 집적 회로 장치 审中-实审
标题翻译：半导体集成电路设备
公开(公告)号：KR1020130108145A
公开(公告)日：2013-10-02
申请号：KR1020130029716
申请日：2013-03-20
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 하라다히로후미
IPC分类号： H01L23/492 , H01L23/50
CPC分类号： H01L21/58 , H01L23/49513 , H01L23/4952 , H01L24/29 , H01L24/32 , H01L24/48 , H01L24/49 , H01L24/73 , H01L2224/05553 , H01L2224/05624 , H01L2224/2919 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/48257 , H01L2224/48465 , H01L2224/4848 , H01L2224/73265 , H01L2924/00014 , H01L2924/07802 , H01L2924/10161 , H01L2924/13091 , H01L2924/181 , H01L2924/00012 , H01L2224/45099 , H01L2924/00
摘要： PURPOSE: A semiconductor integrated circuit device is provided to use the same die pad irrespective of the P or N polarity of a semiconductor substrate by independently setting the electric potential of the die pad. CONSTITUTION: A semiconductor integrated circuit (IC) includes a P-type semiconductor substrate (1). A metallic die pad (9) is mounted on the semiconductor IC. The die pad comprises a terminal except the terminals for minimum potential of a semiconductor IC operation. An insulating paste (8) has a volume resistivity of 1×1012 Ω·cm or more. The semiconductor IC and the die pad are bonded to each other by the volume resistivity.
摘要翻译：目的：提供半导体集成电路器件，通过独立地设置管芯焊盘的电位，而与半导体衬底的P或N极性无关地使用相同的管芯焊盘。构成：半导体集成电路（IC）包括P型半导体衬底（1）。金属管芯焊盘（9）安装在半导体IC上。芯片焊盘包括除用于半导体IC操作的最小电位的端子之外的端子。绝缘膏（8）的体积电阻率为1×10 12Ω·cm以上。半导体IC和管芯焊盘通过体积电阻率彼此接合。

7. 发明公开

KR1020100030597A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020100030597A
公开(公告)日：2010-03-18
申请号：KR1020090084883
申请日：2009-09-09
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 요시노히데오 , 하라다히로후미 , 오사나이준
IPC分类号： H01L21/336
CPC分类号： H01L27/0883 , G05F3/24
摘要： PURPOSE: A semiconductor device is provided to adjust the analog property of an integrated circuit in the semiconductor device without increasing the area of the integrated circuit. CONSTITUTION: An enhancement type MOS transistor is formed in a first well(104) with a first impurity concentration. A depletion type MOS transistor is formed in a second well(103) with a second impurity concentration. The first impurity concentration and the second impurity concentration are different. Although a circuit is additionally formed, the region of a semiconductor is not increased.
摘要翻译：目的：提供半导体器件来调整半导体器件中的集成电路的模拟特性，而不增加集成电路的面积。构成：在具有第一杂质浓度的第一阱（104）中形成增强型MOS晶体管。在具有第二杂质浓度的第二阱（103）中形成耗尽型MOS晶体管。第一杂质浓度和第二杂质浓度不同。虽然另外形成电路，但是半导体的区域不增加。

8. 发明授权

KR101781220B1 디프레션형 ＭＯＳ 트랜지스터를 갖는 반도체 장치 有权
标题翻译：一种具有降压型MOS晶体管的半导体器件
公开(公告)号：KR101781220B1
公开(公告)日：2017-09-22
申请号：KR1020110027639
申请日：2011-03-28
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 하라다히로후미
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/6659 , H01L29/1083 , H01L29/7838
摘要： 개선된디프레션형 M0S 트랜지스터는, 반도체기판상의제 1 도전형웰 영역과, 웰영역상에형성된게이트절연막과, 게이트절연막상에형성된게이트전극과, 게이트전극의양 단에형성된제 2 도전형소스ㆍ드레인영역과, 소스ㆍ드레인영역사이의게이트산화막아래에형성된제 2 도전형저농도불순물영역과, 소스ㆍ드레인영역사이의제 2 도전형저농도불순물영역아래에형성된제 1 도전형저농도불순물영역을갖는다.
摘要翻译：改进的耗尽型M0S晶体管形成在半导体衬底，栅极绝缘膜，在栅极绝缘膜与栅电极，形成在栅电极的两端的第二导电类型的源极和漏极形成在所述阱区上的第一导电hyeongwel区域第二导电类型低浓度杂质区域形成在源极和漏极区域之间的栅极氧化膜下方，以及第二导电类型低浓度杂质区域形成在源极和漏极区域之间的第二导电类型低浓度杂质区域下方。

9. 发明公开

KR1020160103937A 반도체 집적회로 장치 및 그 제조 방법 审中-实审
标题翻译：半导体集成电路装置及其制造方法
公开(公告)号：KR1020160103937A
公开(公告)日：2016-09-02
申请号：KR1020160020778
申请日：2016-02-22
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 하라다히로후미 , 우에무라게이스케 , 하세가와히사시 , 가토신지로 , 요시노히데오
IPC分类号： H01L21/8234 , H01L27/088 , H01L29/49 , H01L29/04 , H01L29/66 , H01L29/78 , H01L27/02 , H01L21/04 , H01L21/02 , H01L29/36
摘要： N형반도체기판상에, P형웰 영역내에 P형웰 영역보다얕은깊이의비소로이루어지는제3의 N형저농도불순물영역을드레인영역에가지는제1의 N채널형의고내압 MOS 트랜지스터와, P형웰 영역과인접하여, 저면이 N형반도체기판과접하는제4의 N형저농도불순물영역을드레인영역에가지는제2의 N채널형의고내압 MOS 트랜지스터를형성하고, N형반도체기판상에, 30V 이상에서동작가능한고내압 NMOS 트랜지스터를집적화한반도체집적회로장치를설치한다.
摘要翻译：在N型半导体衬底上，安装有形成第一N沟道型高耐压MOS晶体管和第二N沟道型高耐压MOS晶体管的半导体集成电路器件。第一N沟道型高耐压MOS晶体管在P型阱区域的漏极区域具有第三N型低浓度杂质区域，其中第三N型低浓度杂质区域由深度吞咽的砷比P型井区。第二N沟道型高耐压MOS晶体管与P型阱区相邻，并且在漏区中具有第四N型低浓度杂质区，其中第四N型低浓度杂质区的下表面与N型半导体基质。半导体集成电路器件集成了可在N型半导体衬底上工作在等于或高于30V的电压的高耐压NMOS晶体管。

10. 发明授权

KR101609880B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101609880B1
公开(公告)日：2016-04-06
申请号：KR1020090084883
申请日：2009-09-09
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 요시노히데오 , 하라다히로후미 , 오사나이준
IPC分类号： H01L21/336
CPC分类号： H01L27/0883 , G05F3/24
摘要： 공핍형 MOS 트랜지스터와증가형 MOS 트랜지스터를포함하는반도체장치가제공된다. 반도체장치에서, 회로의추가로인한반도체장치의영역의증가없이, 증가된온도특성또는아날로그특성을갖는기준전압발생회로를제공하기위해, 공핍형 MOS 트랜지스터와증가형 MOS 트랜지스터에서로다른농도를갖는웰 영역이형성된다.
摘要翻译：提供了一种包括耗尽型MOS晶体管和增加型MOS晶体管的半导体器件。到由于电路生成电路提供一个半导体器件，还具有增加的，增加的温度特性或模拟特性的基准电压，而半导体器件的面积，作为耗尽型MOS晶体管和具有不同密度的增加型MOS晶体管井区形成。

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