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1. 发明专利

JP6437142B2 可変分周器审中-公开
公开(公告)号：JP6437142B2
公开(公告)日：2018-12-12
申请号：JP2017561001
申请日：2016-03-16
申请人：三菱電機株式会社
发明人：柳原裕貴 , 堤恒次
IPC分类号： H03L7/193 , H03K23/64
CPC分类号： H03K23/64 , H03K23/667 , H03L7/18 , H03L7/193

2. 发明专利

JP2018137681A トリガ回路及びトリガ発生方法とサンプリングオシロスコープ及びサンプリング方法审中-公开
公开(公告)号：JP2018137681A
公开(公告)日：2018-08-30
申请号：JP2017032300
申请日：2017-02-23
申请人：アンリツ株式会社
发明人：村上崇 , 宮内徹 , 横山裕樹
IPC分类号： G01R13/34 , G01R13/20 , H03K23/64
摘要：【課題】通過周波数範囲が固定のBPFを用いることができ、ストローブ生成時の残留ジッタを抑圧する。【解決手段】トリガ回路2は、動作可能な周波数範囲内で入力されるトリガクロックを任意の周波数で出力するDDS12と、DDS12から出力されるトリガクロックの通過帯域を制限するBPF13と、BPF13で通過帯域が制限されたトリガクロックを分周する可変分周器14とを含む。ストローブ生成時は、BPF13の通過周波数範囲をオクターブ未満に固定し、DDS12のFTWの分母の値を2のべき乗として、BPF13の中心周波数をDDS12の入力周波数で除した値と近似するようにFTWの値を設定し、可変分周器14の分周比をパターン長の倍数、かつDDS12で設定される分周比の分子の値の倍数に設定する。【選択図】図1

3. 发明专利

JP6268020B2 クロック生成方法および半導体装置有权
公开(公告)号：JP6268020B2
公开(公告)日：2018-01-24
申请号：JP2014064338
申请日：2014-03-26
申请人：ラピスセミコンダクタ株式会社
发明人：羽深貴光
IPC分类号： H03K23/64 , G06F1/08 , H03K21/02
CPC分类号： H04L7/027 , G06F1/04 , H03K21/023 , H03K23/42 , H04L7/0334

4. 发明专利

JP2018006900A 信号生成回路、無線通信装置、信号生成方法及び無線通信方法审中-公开
公开(公告)号：JP2018006900A
公开(公告)日：2018-01-11
申请号：JP2016128935
申请日：2016-06-29
申请人：ラピスセミコンダクタ株式会社
发明人：中村敬
IPC分类号： H04B1/40 , H03B27/00 , H03L7/08 , H03K23/44 , H03K23/64 , H03L7/193
摘要：【目的】回路規模の縮小及び消費電力の低減を効率よく実現した無線通信装置を提供する。【構成】基準信号に基づいて局部発振信号を生成するPLL(Phase Locked Loop)シンセサイザと、局部発振信号を2分周して、位相が互いに90°異なるI(in-phase)信号及びQ(quadrature)信号を生成するIQ分周器と、I信号及びQ信号を算術加算して加算信号を生成する加算回路と、を備える。【選択図】図1

5. 发明专利

JPWO2014017472A1 クロック信号生成装置、クロック信号生成方法及びコンピュータ読取り可能記録媒体有权
标题翻译：时钟信号发生器，时钟信号产生方法和计算机可读记录介质
公开(公告)号：JPWO2014017472A1
公开(公告)日：2016-07-11
申请号：JP2014526930
申请日：2013-07-23
申请人：日本電気株式会社
发明人：大介吉岡 , 大介吉岡 , 達夫山崎 , 達夫山崎
IPC分类号： H03K23/64
CPC分类号： G06F1/08 , H03K23/667
摘要：クロック信号生成装置により、基準クロック信号を分周して目標平均周波数を有するクロック信号を生成する。具体的には、目標平均周波数より低い第1周波数に相当する第1分周比で基準クロック信号を分周して第1クロック信号を生成し、目標平均周波数より高い第2周波数に相当する第2分周比で基準クロック信号を分周して第2クロック信号を生成する。第1周波数と目標平均周波数との偏差、及び第2周波数と目標平均周波数との偏差に基づいて第1クロック信号と第2クロック信号とを切替えることにより、クロック信号を生成する。これにより、クロック信号のジッタを抑制するとともに、クロック信号の周波数を短時間で安定させることができる。
摘要翻译：时钟信号发生器，通过划分，以产生具有目标平均频率的时钟信号的基准时钟信号。具体地，通过将参考时钟信号在对应于所述第一频率的第一分频比大于目标平均频率低，以产生第一时钟信号，对应于第二频率高于该目标频率的意思与第二分频比的基准时钟信号通过划分以产生第二时钟信号。偏差所述第一频率和所述目标平均频率之间，并且通过切换基于所述第二频率与所述目标之间的偏差的第一时钟信号和第二时钟信号平均频率，它产生时钟信号。因此，在抑制时钟信号的抖动，能够在短时间内稳定的时钟信号的频率。

6. 发明专利

JP5893026B2 高速周波数分周器及びそれを用いる位相同期ループ有权
标题翻译：快速分频器和使用该锁相环
公开(公告)号：JP5893026B2
公开(公告)日：2016-03-23
申请号：JP2013524169
申请日：2011-08-09
申请人：日本テキサス・インスツルメンツ株式会社 , テキサスインスツルメンツインコーポレイテッド
发明人：カーティックサブライ , ダーニャケイ
IPC分类号： H03K23/64 , H03L7/08 , H03L7/183 , H03K27/00
CPC分类号： H03L7/18 , H03K23/667 , H03L2207/50

7. 发明专利

JP2015053638A 同期システムおよび分周回路有权
标题翻译：同步系统和频率分段电路
公开(公告)号：JP2015053638A
公开(公告)日：2015-03-19
申请号：JP2013186344
申请日：2013-09-09
申请人：株式会社メガチップス , Mega Chips Corp
发明人： YAMASHITA KAZUNORI
IPC分类号： H03K23/64 , G06F1/08 , H03L7/08
CPC分类号： H03K21/02 , H03L7/24
摘要：【課題】分周回路と第1デバイスとの間のクロックスキューによるタイミング違反の発生を防止することができる同期システムを提供する。【解決手段】同期システムは、分周比設定信号により設定される第1分周比で基準クロックを分周して分周クロックを生成する分周回路と、基準クロックに同期して動作する第1デバイスと、分周クロックに同期して動作する第2デバイスと、分周クロックの1周期ごとに、基準クロックに同期してカウントしたカウント値を出力するとともに、カウント値に基づいて、分周クロックの分周比を検出し第2分周比として出力する分周比検出回路と、カウント値および第2分周比に基づいて、第1デバイスが第2デバイスに対して信号を入出力するためのタイミングを制御するストローブ信号を生成するデコーダとを備える。第1デバイスは、ストローブ信号に基づいて、分周クロックに同期して動作するバスを介して第2デバイスと通信する。【選択図】図1
摘要翻译：要解决的问题：提供一种同步系统，其防止由于分频电路和第一设备之间的时钟偏差引起的定时违规的发生。解决方案：同步系统包括：用于对参考进行分频的分频电路通过由分频比设置信号设置的第一分频比来产生分频时钟; 第一设备与参考时钟同步工作; 与分频时钟同步操作的第二设备; 分频比检测电路，用于在分频时钟的每一个周期输出与基准时钟同步计数的计数值，并且根据该计数值，检测分频时钟的分频比时钟作为第二分频比输出; 以及解码器，用于基于计数值和第二分频比，产生选通信号以控制当第一设备从/向第二设备输入/输出信号时的定时。第一设备通过基于选通信号与分频时钟同步操作的总线与第二设备进行通信。

8. 发明专利

JP5516299B2 Divider and mixer circuit having the same 有权
公开(公告)号：JP5516299B2
公开(公告)日：2014-06-11
申请号：JP2010223938
申请日：2010-10-01
申请人：富士通セミコンダクター株式会社
发明人：正純丸谷
IPC分类号： H03K23/64 , H03D7/18 , H03K21/00
CPC分类号： G06G7/161

9. 发明专利

JP5343966B2 Clock signal frequency divider and methods 有权
公开(公告)号：JP5343966B2
公开(公告)日：2013-11-13
申请号：JP2010503826
申请日：2009-03-05
申请人：日本電気株式会社
发明人：充文柴山
IPC分类号： H03K23/64 , G06F1/12
CPC分类号： G06F1/08 , H03K23/662
摘要： A mask circuit (10) masks the clock pulses of a clock S in accordance with an input mask signal (50), generating and outputting a clock B. A mask control circuit (20) generates a mask signal (50) which assigns mask timings to mask (M−N) clock pulses, to timings other than communication timings to perform data communication, out of the timings of M successive clock pulses of the clock S, based on communication timing information (30) indicating the communication timings of data communication that is performed with a circuit A by a circuit B using the clock B. The mask control circuit (20) then outputs the mask signal (50) to the mask circuit (10).

10. 发明专利

JP5228553B2 Clock signal frequency divider and methods 有权
公开(公告)号：JP5228553B2
公开(公告)日：2013-07-03
申请号：JP2008071501
申请日：2008-03-19
申请人：日本電気株式会社
发明人：充文柴山
IPC分类号： H03K23/64 , G06F1/08 , H03K5/26 , H03L7/00

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