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1. 发明专利

JP2017527219A ネットワークオンチップトポロジー内のトンネリング有权
公开(公告)号：JP2017527219A
公开(公告)日：2017-09-14
申请号：JP2017512935
申请日：2015-08-24
申请人：クゥアルコム・テクノロジーズ・インコーポレイテッド
发明人：マーティン、フィリップ , ブカール、フィリップ
IPC分类号： H04L12/70
CPC分类号： H04L49/109 , G06F15/7825 , H04L47/365 , H04L47/6275 , H04L47/628
摘要：システムおよび方法は、第1の方向においてデータパケットを搬送するように構成された1つまたは複数のチャネル、第1の方向が、アップストリーム端とダウンストリーム端とを有する、を含むネットワークオンチップ(NoC)に関係する。トンネルが、アップストリーム端におけるアップストリーム要素とダウンストリーム端におけるダウンストリーム要素との間に構成される。トンネルは、1つまたは複数のチャネルによって共有される共通ワイヤを含む。トンネルは、共通信号に基づいて共通ワイヤ上で2つまたはそれ以上のフォーマットのデータパケットを送信するように構成される。共通信号は、共通ワイヤ上でデータパケットに属するデータ、制御、またはデバッグ情報のうちの1つまたは複数を送信するためのデータ信号と、共通ワイヤ上でのデータ信号の送信を制御するためのフレーミング信号とを備える。

2. 发明专利

JP2017506378A ハイパフォーマンスファブリックにおける柔軟なクレジット交換の方法及びシステム有权
标题翻译：在高性能织物的方法和灵活的信用交换系统
公开(公告)号：JP2017506378A
公开(公告)日：2017-03-02
申请号：JP2016538733
申请日：2014-12-17
申请人：インテルコーポレイション
发明人：エム．リマー，トッド , ディー．ロヴェット，トーマス , エス．チェン，アルバート
IPC分类号： G06F13/38 , G06F15/173 , H04L12/835 , H04L13/08 , H04L29/00
CPC分类号： H04L47/39 , G06F5/065 , G06F13/1673 , G06F13/4221 , G06F2205/067 , H04L47/2408 , H04L47/2433 , H04L47/245 , H04L47/30 , H04L47/722 , H04L47/765 , H04L49/103 , H04L49/109 , H04L49/358 , H04L49/505 , H04L49/70 , H04L49/9057
摘要：ハイパフォーマンスファブリック内で柔軟なクレジット交換を実施する方法、装置及びシステムである。リンクの受信側の受信バッファ中の利用可能なバッファ空間を、クレジットを使用してリンクの送信側で管理し、トラッキングする。リンクを介して結合された複数のピアリンクインタフェースには、各ピアの受信バッファ空間がどのように区分化され、複数の仮想レーン(VL)バッファを含む各バッファにスペースが割り当てられるかを指定する受信バッファ構成情報が提供される。クレジットは、バッファ空間の消費をトラッキングするために使用され、クレジットは、受信側から戻されて、空きバッファ空間を示す。これらのピアリンクインタフェースは、クレジット編成情報を交換して、各クレジットがどれくらいの空間を表しているかを他方のピアに通知する。リンクを介したデータ転送に関連して、送信側は、受信バッファ中の適用可能なバッファで消費されるバッファ空間の量に基づいて、クレジットを割当て解除する。受信バッファで空間が空いたら、受信側は、空間が空いたVLを識別するクレジット確認応答(ACK)を戻す。
摘要翻译：如何实现高性能面料灵活的信用交换，这是一种设备和系统。在链路的接收端的接收缓冲器中的可用缓冲空间，利用该链路的发送侧管理的信用，以跟踪。所述多个经由链路耦合等链路接口，接收各对等体的缓冲区空间划分是如何指定空间是否被分配给每个缓冲器，包括多个虚拟通道（VL）缓冲接收提供缓冲器的配置信息。信用被用于跟踪的缓冲空间的消耗，信贷从接收侧返回时，指示空闲缓冲区空间。这些对链路接口，取代信贷组织信息，通知各信用是否表示有多少空间给其他同行。与通过链路，发送器，基于由所述应用缓冲在接收缓冲器占用的缓冲器空间的数量的数据传输，要解除分配信用连接。当自由空间在接收缓冲器中，接收侧返回的信用确认识别VL该空间是空的（ACK）。

3. 发明专利

JP2016085733A ダイ上インターコネクトのためのアーキテクチャ有权
标题翻译：联机互连的架构
公开(公告)号：JP2016085733A
公开(公告)日：2016-05-19
申请号：JP2015185045
申请日：2015-09-18
申请人：インテルコーポレイション
发明人：カーレ,スルフド , モレ,アンキット , ソマセカー,ディネシュ , ダニング,デイヴィッドエス.
IPC分类号： H01L25/04 , H01L25/18 , G06F15/78 , G06F15/173
CPC分类号： H04L49/109 , H01L23/5221 , H01L23/528 , H01L2924/0002
摘要：【課題】ダイ上インターコネクトのためのアーキテクチャを提供する。【解決手段】装置は、半導体ダイに構成された複数のアイランド100であり、複数のアイランド100のそれぞれは複数のコア110 0 〜110 n を有する複数のアイランド100と、複数のアイランド100のうち1つとそれぞれ関連付けられる半導体ダイに構成された複数のインターコネクト120及びネットワークスイッチ130とを有する。各ネットワークスイッチは、複数の出力ポートを有し、複数の出力ポートのうち第1のセットは、ポイント・ツー・ポイント・インターコネクトを介してアイランド100の関連するネットワークスイッチにそれぞれ結合し、出力ポートのうち第2のセットは、ポイント・ツー・マルチポイント・インターコネクトを介して複数のアイランド100の関連するネットワークスイッチにそれぞれ結合する。【選択図】図1A
摘要翻译：要解决的问题：提供一种用于片上互连的架构。解决方案：一种装置，包括：多个岛100，其配置在半导体裸片上，多个岛100中的每一个具有多个核110-110; 以及配置在半导体管芯上的多个互连120和网络开关130，每个与多个岛100中的一个相关联。每个网络交换机包括多个输出端口，其中第一组输出端口分别耦合到经由点对点互连的岛100的相关网络交换机和第二组输出端口经由点对多点互连分别耦合到多个岛100的相关网络交换机。图1A

4. 发明专利

JP2015128294A 複数の処理エンジンを相互接続するオンチップルータのマトリックスおよびこれを用いるルーティング方法审中-公开
标题翻译：片上路由器的基础互连二次加工引擎及其使用方法
公开(公告)号：JP2015128294A
公开(公告)日：2015-07-09
申请号：JP2014263372
申请日：2014-12-25
申请人：エックスプライアント, インコーポレイテッド
发明人：アン・ティー・トラン , ジェラルド・シュミット , ツァヒ・ダニエル , ニマラン・シバ
IPC分类号： H04L12/937
CPC分类号： H04L49/254 , H04L12/18 , H04L49/101 , H04L49/109 , H04L49/15 , H04L49/3018
摘要：【課題】柔軟性および拡張性があるネットワークを含むチップを提供する。【解決手段】このネットワークは、複数の処理エンジン105と、オンチップルータ110のマトリックスとを備える。オンチップルータ110のそれぞれは、処理エンジン105の個別のグループと、そのオンチップルータ110に最も近接するオンチップルータ110とに通信可能に結合されている。オンチップルータ110は、入力ポートと、出力ポートと、出力ポートに対応の出力ポートアービタとを含む。出力ポートアービタは、そのオンチップルータの全ての出力ポートアービタによって共有されるグローバル許可ベクトルglobal_priority_vectorと、その出力ポートアービタに固有のローカル許可ベクトルlocal_priority_vectorとを用いて、入力ポートの1つからのクエリ要求を許可する。【選択図】図4
摘要翻译：要解决的问题：提供包括灵活和可扩展网络的芯片。解决方案：网络包括多个处理引擎105和片上路由器110矩阵。片上路由器110中的每一个通信地耦合到处理引擎105的不同组和最靠近片上路由器110的片上路由器110.片上路由器110包括输入端口，输出端口和对应于输出端口的输出端口仲裁器。输出端口仲裁器使用由片上路由器的所有输出端口仲裁器共享的全局授权向量和该输出端口仲裁器唯一的本地授权向量，从其中一个输入端口授予查询请求。

5. 发明专利

JP5726924B2 シリアル転送システムに適用されフェイルセーフ方法を伴うチップ有权
标题翻译：具有故障安全法的芯片被应用于串行传输系统
公开(公告)号：JP5726924B2
公开(公告)日：2015-06-03
申请号：JP2013010060
申请日：2013-01-23
申请人：點晶科技股▲ふん▼有限公司
发明人：金際遠 , 陳奎君
IPC分类号： G06F13/00 , H04L25/02 , H01L21/82 , H04L29/14
CPC分类号： H04L1/1809 , G01R31/318541 , H04L49/25 , H04L49/552 , G01R31/318505 , H04L49/109 , H04L49/15

6. 发明专利

JP5543894B2 NoC system and input switching device 有权
公开(公告)号：JP5543894B2
公开(公告)日：2014-07-09
申请号：JP2010236052
申请日：2010-10-21
申请人：ルネサスエレクトロニクス株式会社
发明人：正寛徳岡
IPC分类号： H04L12/701 , H04L12/931 , H04L12/861
CPC分类号： H04L47/35 , H04L43/0882 , H04L49/00 , H04L49/109

8. 发明专利

JP2013509808A High performance, system and method for low power data center interconnect structure 审中-公开
标题翻译：空值
公开(公告)号：JP2013509808A
公开(公告)日：2013-03-14
申请号：JP2012536877
申请日：2010-10-19
申请人：カルセーダインコーポレイテッド
发明人：マークブラッドリーディヴィス , ディヴィッドジェイムズボーランド
IPC分类号： H04L12/931
CPC分类号： H04L45/74 , G06F1/3234 , G06F3/0605 , G06F3/0631 , G06F3/067 , G06F9/5016 , G06F12/0284 , G06F13/00 , G06F13/24 , G06F13/40 , H04L45/00 , H04L45/60 , H04L45/7457 , H04L47/10 , H04L49/109 , H04L49/15 , H04L49/201 , H04L49/25 , H04L49/253 , H04L49/3009 , H04L49/351 , H04L49/356 , Y02B60/1228 , Y02B60/1235 , Y02B70/16 , Y02B70/30 , Y02B70/32 , Y02D10/14 , Y02D10/151 , Y02D30/32
摘要：１つのノードにつき複数のリンクをサポートするツリー状又はグラフトポロジを使用してルーティングをサポートするシステム及び方法を提供し、各リンクをトポロジ内で上りリンク、下りリンク、又はラテラルリンク、又はこれらの両方として指定する。システムは、セグメント化したＭＡＣアーキテクチャを使用することができ、このアーキテクチャは、ＭＡＣＩＰアドレスを内部ＭＡＣ及び外部ＭＡＣに再利用し、通常であればＭＡＣがスイッチに送り込むための物理シグナリングとなったであろうものを利用する方法を有することができる。
【選択図】図１Ａ
摘要翻译：公开了一种系统，其包括当不活动时进入休眠状态的一个或多个主处理器（905）; 以及不进入休眠状态的管理处理器（906）。该系统还包括具有相应地址的一个或多个端口。当一个或多个主处理器处于休眠状态时，将端口地址重新映射到管理处理器。

9. 发明专利

JP2012090129A NoC SYSTEM AND INPUT SWITCHING DEVICE 有权
标题翻译： NoC系统和输入开关装置
公开(公告)号：JP2012090129A
公开(公告)日：2012-05-10
申请号：JP2010236052
申请日：2010-10-21
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： TOKUOKA MASAHIRO
IPC分类号： H04L12/701 , H04L12/861 , H04L12/931
CPC分类号： H04L47/35 , H04L43/0882 , H04L49/00 , H04L49/109
摘要： PROBLEM TO BE SOLVED: To avoid reduction in the throughput of an NoC system.SOLUTION: An input switching device 200 is disposed between a specific one of a plurality of NoC routers of the NoC system and a plurality of functional blocks (NoC routers or IP) connected to the specific router. The specific router has a plurality of first buffers (FIFOs 311-315) for temporarily storing flits from the input switching device 200. A plurality of second buffers (FIFOs 211-215) in the input switching device 200 correspond to the plurality of functional blocks, respectively, to temporarily store the flits from the functional blocks. A control section 220 selectively sets one of the plurality of first buffers as the destination of the flit stored in each second buffer on the basis of free spaces of the plurality of first buffers. A distributor 230 outputs the flit stored in each second buffer to the destination set for the flit by the control section 220.
摘要翻译：要解决的问题：为了避免NoC系统的吞吐量的降低。解决方案：输入交换设备200设置在NoC系统的多个NoC路由器的特定一个和连接到特定路由器的多个功能块（NoC路由器或IP）之间。特定路由器具有用于临时存储来自输入切换装置200的飞行的多个第一缓冲器（FIFO 311-315）。输入切换装置200中的多个第二缓冲器（FIFO 211-215）对应于多个功能块分别临时存储来自功能块的闪烁。控制部分220基于多个第一缓冲器的空闲空间，选择性地将多个第一缓冲器中的一个设置为存储在每个第二缓冲器中的闪存的目的地。分配器230通过控制部分220将存储在每个第二缓冲器中的飞镖输出到用于飞行的目的地。版权所有（C）2012，JPO＆INPIT

10. 发明专利

JP2010500641A Electronic devices and communication synchronization method 审中-公开
公开(公告)号：JP2010500641A
公开(公告)日：2010-01-07
申请号：JP2009523408
申请日：2007-08-06
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィ
发明人：ティッメルマンス，ダニエル , ビンク，アドリアニュス，イェー． , ベルケル，コルネリス，ハー．ファン
IPC分类号： G06F15/173
CPC分类号： H04L49/40 , G06F15/7825 , H04L45/00 , H04L45/60 , H04L49/109 , H04L49/1546 , Y02D10/12 , Y02D10/13
摘要：複数の処理ユニットと、これら処理ユニットを接続するフリットシンクロナスネットワークベースインターコネクトとを有する電子装置が提供される。ネットワークベースインターコネクトは、少なくとも１つの第１リンクと少なくとも１つの第２リンクとを有する。少なくとも１つの第２リンクは、Ｎ個のパイプラインステージを有する。少なくとも１つの第２リンクとＮ個のパイプラインステージを介した通信が、ワードアシンクロナス通信を構成する。

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