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1. 发明专利

JPS57125554A Code converting system 失效
标题翻译：代码转换系统
公开(公告)号：JPS57125554A
公开(公告)日：1982-08-04
申请号：JP1204181
申请日：1981-01-29
申请人： Fujitsu Ltd
发明人： NISHIZAKI KOUJI , ARAI MASANORI
IPC分类号： H03M5/04 , H04L25/49
CPC分类号： H04L25/491
摘要： PURPOSE:To prevent vanish of timing information for clock reproduction, by causing level inversion once in every 3-bit when a DMI code is converted into tri-state AMI code at reception side, even if consecutive ''0''s are caused in the NRZ code at transmission side. CONSTITUTION:When ''0''s are consecutive by 3-bit in the NRZ code inputted at a ''0'' consecution detecting circuit 6, if the number of data ''1''s of NRZ code inputted through the count of consecutive ''0''s detected previously at a pattern insertion circuit 7 is an even number, ''000'' is converted into ''011'' and in case of an odd number, ''000'' is converted into ''111'' and the result is inputted to a DMI coding circuit 8. The circuit 8 makes coding it according to the code rule, and makes the polarity of the ''1'' at the 3rd bit to the polarity of just before the DMI code according to a violation signal V outputted from a pattern insertion circuit 7 to inform that the code rule of the DMI code is violated and the said conversion is made to the reception side.
摘要翻译：目的：为了防止时钟再生的定时信息的消失，通过在接收端将DMI代码转换成三态AMI代码时，通过在每3位进行一次电平反转，即使连续“0”是在发送侧的NRZ码。构成：当在“0”连续检测电路6输入的NRZ代码中，当“0”连续3位时，如果通过计数输入的NRZ代码的数据“1”的数目先前在图案插入电路7处检测到的连续的“0”是偶数，“000”被转换为“011”，在奇数的情况下将“000”转换为 “111”，并将结果输入到DMI编码电路8.电路8根据代码规则进行编码，并将第3位的“1”极性设置为刚好的极性根据从模式插入电路7输出的违反信号V的DMI代码，通知DMI代码的代码规则被违反，并且对接收方进行所述转换。

2. 发明专利

JPWO2012101808A1 通信インターフェイス装置、空気調和機、通信制御方法、及びプログラム有权
公开(公告)号：JPWO2012101808A1
公开(公告)日：2014-06-30
申请号：JP2012554589
申请日：2011-01-27
申请人：三菱電機株式会社
发明人：遠藤　聡 , 聡遠藤 , 吉秋小泉 , 吉秋小泉 , 利康樋熊 , 利康樋熊 , 卓也向井 , 卓也向井
IPC分类号： H04L7/04
CPC分类号： H04L25/0262 , H04L12/6418 , H04L25/05 , H04L25/491
摘要：サンプリング部(12)は、専用通信線(L2)を介して受信した受信信号のサンプリングを行う。データ転送速度調整部(13)は、受信信号に含まれるスタートビットのサンプリング数に基づいてデータ転送速度を測定する。ビット判定部(14)は、データ転送速度調整部(13)によって測定されたデータ転送速度で受信信号のビット判定を行うことにより、受信信号に含まれるシリアルデータを取得する。送信部(11)は、MPUから送信されたシリアルデータを含む送信信号を専用通信線(L2)を介して送信する。MPU通信部(10)は、MPUから送信されたシリアルデータを送信部に出力し、ビット判定部(14)によって取得されたシリアルデータをMPUに出力する。データ転送速度調整部(13)は、データ転送速度が異なる複数の送信信号を送信部(11)から送信させたときの応答信号の受信状態に基づいて、データ転送速度を調整する。

3. 发明专利

JPS57125555A Code conversion system 失效
标题翻译：代码转换系统
公开(公告)号：JPS57125555A
公开(公告)日：1982-08-04
申请号：JP1204281
申请日：1981-01-29
申请人： Fujitsu Ltd
发明人： NISHIZAKI KOUJI , ARAI MASANORI
IPC分类号： H03M5/04 , H04L25/49
CPC分类号： H04L25/491
摘要： PURPOSE:To avoid vanish of timing information for clock reproduction, even if ''0''s are consecutively inputted to a DMI coding circuit. CONSTITUTION:If ''0''s are consecutive by 6-bit in the NRZ code inputted at a ''0'' consecution detecting circuit 6, a pattern insertion circuit 7 converts ''0000000'' into ''0111110'' and inputs the result to a DMI coding circuit 8. To inform the said conversion to the reception side, a violation signal V is outputted and a DMI code corresponding to the ''1''s at 3rd and 5th are made to the same polarity as the code polarity just before.
摘要翻译：目的：为了避免时钟再现的定时信息消失，即使连续输入到DMI编码电路的“0”也是如此。构成：如果在“0”连续检测电路6输入的NRZ码中“0”连续6位，则图案插入电路7将“0000000”变换为“0111110”，将将结果输入到DMI编码电路8.为了通知所述转换到接收侧，输出违反信号V，并且将对应于第3和第5的“1”的DMI代码设置为与之前的代码极性。

4. 发明专利

JP2007234009A Simultaneous code checker and hardware efficient high-speed i/o having built-in self-test and debug function 有权
标题翻译：具有内置自检和调试功能的同时代码检查器和硬件有效的高速I / O
公开(公告)号：JP2007234009A
公开(公告)日：2007-09-13
申请号：JP2007037099
申请日：2007-01-19
申请人： Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： SUL CHINSONG , CHOI HOON , AHN GIJUNG
IPC分类号： G06F13/00
CPC分类号： H03M5/00 , G11B2020/1438 , H03M13/09 , H03M13/33 , H04L25/491
摘要： PROBLEM TO BE SOLVED: To provide a system, an apparatus and a method for testing about a high-speed data transmission error. SOLUTION: The method, the apparatus and the system for testing an error in a high-speed input-output system are available. The system and the apparatus include a simultaneous code checker for testing the error in an encoded data packet through a static characteristic of a data packet and a dynamic characteristic of a data stream including a packet. The method sometimes takes a step to detect an invalid encoded packet by using the static characteristic of the data packet and the dynamic characteristic of the data stream including the packet. The method for optimizing a design of a simultaneous code checker logic uses an unspecified condition, and a simultaneous code checker circuit reduces a logic element and a semiconductor area requirement. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种用于测试高速数据传输错误的系统，装置和方法。解决方案：用于测试高速输入输出系统中的错误的方法，装置和系统是可用的。该系统和装置包括同时代码检查器，用于通过数据分组的静态特性和包括分组的数据流的动态特性来测试编码数据分组中的错误。该方法有时通过使用数据分组的静态特性和包括分组的数据流的动态特性来检测无效编码分组。用于优化同时代码检查器逻辑的设计的方法使用未指定的条件，并且同时代码检查器电路减少了逻辑元件和半导体区域要求。版权所有（C）2007，JPO＆INPIT

5. 发明专利

JPS6112417B2 JPS6112417B2 - 失效
公开(公告)号：JPS6112417B2
公开(公告)日：1986-04-08
申请号：JP5274877
申请日：1977-05-10
申请人： Intaanashonaru Bijinesu Mashiinzu Corp
发明人： RARII DONARUDO RAASEN
IPC分类号： H03M5/00 , G06K7/10 , G11B20/10 , G11B20/14 , H03M5/12 , H03M5/14 , H04L25/48 , H04L25/49
CPC分类号： G11B20/1419 , H04L25/491

6. 发明专利

JP2016072962A 両方向データ伝送チャンネルを介したシリアルデータ伝送方法及び装置审中-公开
标题翻译：串行数据传输方法和设备通过双向数据传输信道
公开(公告)号：JP2016072962A
公开(公告)日：2016-05-09
申请号：JP2015160383
申请日：2015-08-17
申请人：ドクトル・ヨハネス・ハイデンハイン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング , DR. JOHANNES HEIDENHAIN GESELLSCHAFT MIT BESCHRANKTER HAFTUNG
发明人：ダニエル・シェンツィンガー , シュテファン・クロイツァー , ミヒャエル・ヴァルター , トーマス・フライシュマン , マルクス・モースハマー , ベルンハルト・ボーリー
IPC分类号： H04L5/16
CPC分类号： H04L7/044 , H04L25/08 , H04L25/4904 , H04L25/4906 , H04L25/4908 , H04L25/491 , H04L5/18 , H04L65/607 , H04L7/041 , H03M5/12 , H04L25/0272
摘要：【課題】本発明は、両方向データ伝送チャンネル(50)を介した位置測定装置(10)と後続の電子機器(100)の間のシリアルデータ伝送方法に関する。本発明は、更に、この方法を実施するのに適した装置に関する。【解決手段】データ伝送が、データ伝送符号に応じて符号化されて、データフレーム(200,300)の形で行なわれ、それぞれ送信側のインタフェースユニット(40,140)が、スタートシーケンス(210,310)によりデータ伝送を開始し、そのスタートシーケンスの符号化が、残余のデータフレーム(220,230,240;330,340)の符号化と少なくとも部分的に相違し、それぞれ受信側のインタフェースユニット(40,140)が、このスタートシーケンス(210,310)の確認により、データ方向の逆転後のデータ伝送の開始を検知する。【選択図】図1
摘要翻译：要解决的问题：通过双向数据传输通道（50）和适于执行串行数据传输方法的设备，在位置测量设备（10）和后续设备（100）之间提供串行数据传输方法。解决方案：数据传输根据数据传输码进行编码，并以数据帧（200,300）的形式执行，并且在传输侧的接口单元（40,140）分别开始通过起始序列（210,310）的数据传输，以及开始序列的编码与残差数据帧（220,230,240; 330,340）的编码至少部分不同，接收侧的接口单元（40,140）分别检测数据传输开始后通过确认起始序列（210,310）来反转数据方向。选择的图示：图1

7. 发明专利

JPS59122264A M-dmi encoding circuit 失效
标题翻译： M-DMI编码电路
公开(公告)号：JPS59122264A
公开(公告)日：1984-07-14
申请号：JP22971282
申请日：1982-12-28
申请人： Fujitsu Ltd
发明人： MIYAUCHI AKIRA , FUJIMOTO NOBUHIRO
IPC分类号： H03M5/04 , H04L25/49
CPC分类号： H04L25/491
摘要： PURPOSE:To detect the border of a time slot easily in an output DMI code by alternately shifting a polarity changing point at the center of a time slot back and forth every generation of ''0'' of data input. CONSTITUTION:Since a signal (4) is delayed by delay time 2DL, 3DL from a DMI code output (2) when a data input signal (1) is ''1'', the signal (4) is advanced or delayed alternately by delay time DL from a reference state at the ''0'' of the data input signal (1) of the supposition that the ''1'' of the data input signal (1) is a reference. The signal (4) is applied to a clock input terminal of a DFF4, which reads a MDI code output signal (2) of a data terminal D by using the output signal (4) as a clock and outputs a DMI code output signal (5) from an output terminal Q. Since the signal (5) is advanced or delayed at its phase by a fixed time DL alternately every ''0'' of the data input signal (1), the border of a time slot can be discriminated by using said method.
摘要翻译：目的：通过在数据输入的每一代“0”处交替地移动时隙中心的极性改变点来回传输输出DMI代码中的时隙的边界。构成：由于当数据输入信号（1）为“1”时，信号（4）由DMI码输出（2）延迟延迟时间2DL，3DL，信号（4）被交替地前进或延迟从数据输入信号（1）的“1”为基准的数据输入信号（1）的“0”的基准状态的延迟时间DL。信号（4）被施加到DFF4的时钟输入端，DFF4通过使用输出信号（4）作为时钟读取数据端D的MDI代码输出信号（2），并输出DMI代码输出信号由于信号（5）在数据输入信号（1）的每个“0”交替地以相位固定时间DL进行延迟或延迟，所以时隙的边界可以是通过使用所述方法来区分。

8. 发明专利

JP5595526B2 Communication interface device, an air conditioner, a communication control method, and program 有权
公开(公告)号：JP5595526B2
公开(公告)日：2014-09-24
申请号：JP2012554589
申请日：2011-01-27
申请人：三菱電機株式会社
发明人：聡遠藤 , 吉秋小泉 , 利康樋熊 , 卓也向井
IPC分类号： H04L7/04
CPC分类号： H04L25/0262 , H04L12/6418 , H04L25/05 , H04L25/491

9. 发明专利

JP5174357B2 Concurrent code checker and hardware efficient high speed i / o has a built-in self-test and debug features 有权
公开(公告)号：JP5174357B2
公开(公告)日：2013-04-03
申请号：JP2007037099
申请日：2007-01-19
申请人：シリコンイメージ,インコーポレイテッド
发明人：スルチンソン , チョイフーン , アーンギジュン
IPC分类号： G06F13/00
CPC分类号： H03M5/00 , G11B2020/1438 , H03M13/09 , H03M13/33 , H04L25/491

10. 发明专利

JPS59215156A Data transmission system 失效
标题翻译：数据传输系统
公开(公告)号：JPS59215156A
公开(公告)日：1984-12-05
申请号：JP9021483
申请日：1983-05-23
申请人： Fujitsu Ltd
发明人： NISHIZAKI KOUJI
IPC分类号： H03M5/18 , H04L25/49
CPC分类号： H04L25/491
摘要： PURPOSE:To decrease the circuit scale by providing the 1st and 2nd means converting 0 or 1 of binary input data into a prescribed level, and using alternately the 1st and 2nd means to transmit simultaneously the data information and clock information independently of a transmission speed. CONSTITUTION:Input data and inverted input data are inputted respectively to AND circuits 1, 2 of a data transmission system and a clock is inputted to an FF6 and an AND circuit 3. Further, an output Q of the FF6 is supplied to the circuits 1, 2 and a data terminal of the FF6 and an inverted clock is supplied to the circuit 2. Then, the inverted input data is supplied to the circuit 3, outputs of the circuits 1, 2 are ORed by an OR circuit 7, supplied to a transistor TR1 and the output of the circuit 3 is supplied to a transistor (TR)2. Further, a level ''0'' of a binary input data is converted to -1, 1 is converted to levels -1, -1, and then, ''0'' is converted into 0, +1 level and 1 is converted into +1, +1 level, the converted levels are used alternately by the TRs 1, 2 to decrease the circuit scale.
摘要翻译：目的：通过提供将二进制输入数据的0或1转换为规定电平的第1和第2装置来减少电路规模，并且交替地使用第一和第二装置同时传输数据信息和时钟信息，而与发送速度无关。构成：输入数据和反相输入数据分别输入到数据传输系统的AND电路1,2，并且时钟被输入到FF6和AND电路3.此外，FF6的输出Q被提供给电路1 ，2和FF6的数据端子和反相时钟提供给电路2.然后，反相输入数据被提供给电路3，电路1,2的输出由或电路7进行或运算，供给到晶体管TR1和电路3的输出被提供给晶体管（TR）2。此外，二进制输入数据的电平“0”转换为-1，1转换为电平-1，-1，然后将“0”转换为0，+1电平，1为转换为+1，+1电平，转换电平由TRs 1,2交替使用，以减小电路规模。

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