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1. 发明专利

JP2009521059A Execution of a cyclic redundancy check calculation according to the user-level instructions 有权
公开(公告)号：JP2009521059A
公开(公告)日：2009-05-28
申请号：JP2008547301
申请日：2006-12-07
申请人：インテルコーポレイション
发明人：キング，スティーヴン，アール , コウナヴィス，ミカエル，イー , ベリー，フランク
IPC分类号： G06F11/10
CPC分类号： G06F11/1004 , G06F9/30003 , G06F9/30018 , G06F9/30032 , G06F15/76 , G06T1/20 , H03M13/00 , H03M13/09 , H03M13/093 , H03M13/096 , H03M13/157
摘要：一実施形態では、本発明は、プロセッサにおいて入来データを受け取り、チェックサム演算のユーザレベル命令に応じて、前記プロセッサにおいて前記入来データにチェックサム演算を実施する方法を含む。例えば、ユーザレベル命令に応じて、巡回冗長検査をプロセッサ自体において計算できる。他の実施形態は説明し請求項に記載した。

2. 发明专利

JPWO2009019763A1 誤り検出装置及び誤り訂正／誤り検出復号装置並びに方法有权
公开(公告)号：JPWO2009019763A1
公开(公告)日：2010-10-28
申请号：JP2009526290
申请日：2007-08-07
申请人：富士通株式会社
发明人：徳啓池田 , 徳啓池田
IPC分类号： H03M13/09
CPC分类号： H03M13/093 , H03M13/09
摘要：所定ビット長のデータ列を多項式とみなし、該多項式を誤り検出符号生成用の多項式(生成多項式)で除算し、余りが0となるように該データ列に誤り検出符号が付加されたデータ列を入力され、該入力データにおける誤りの有無を検出する誤り検出方法である。この誤り検出方法は、それぞれのビット位置に応じた多項式を生成多項式で除算したときの剰余値を予め計算してメモリに保存するステップ、入力データ列と共に、各データの正規のビット位置を示すビット位置情報を入力するステップ、入力データ列のうち0でないデータの正規のビット位置に対応する剰余値をメモリより求め、求めた各剰余値をビット対応に加算するステップ、加算結果が全てのビットで0となる場合には入力データ列に誤りなしと判定し、それ以外では誤り有りと判定するステップ、を有している。

3. 发明专利

JP2009538050A Encoding of the information on the code word in a wireless communication network 有权
公开(公告)号：JP2009538050A
公开(公告)日：2009-10-29
申请号：JP2009511127
申请日：2007-03-13
申请人：モトローラ・インコーポレイテッドMotorola Incorporated
发明人：エイ．スチュワート、ケネス , シー．スモーリンスケ、ジェフリー , エス．バシュ、ラジャ , イー．バックリー、マイケル
IPC分类号： H03M13/29 , H04L1/00 , H04W28/04
CPC分类号： H04L5/04 , H03M13/093 , H03M13/175 , H03M13/2906 , H04L1/0041 , H04L1/0065 , H04L1/0073 , H04L1/1607
摘要：無線通信ネットワーク・エンティティ（４００）、および例えば冗長性を含む巡回冗長符号のような第１の符号語を形成するために、誤り訂正符号を使用してデータが符号化されるこのエンティティで使用するための方法。第２の符号語は、第１の符号語の一部上で追加データを符号化することにより生成される。この場合、追加データが符号化される第１の符号語の一部は、第１の符号語の誤り訂正能力に含まれている。

4. 发明专利

JP2008225558A Data-relay integrated circuit, data relay device, and data relay method 审中-公开
标题翻译：数据继电器集成电路，数据继电器和数据继电器
公开(公告)号：JP2008225558A
公开(公告)日：2008-09-25
申请号：JP2007058743
申请日：2007-03-08
申请人： Fujitsu Ltd , 富士通株式会社
发明人： ARATAKI NIINA , MURO TOMOHARU
IPC分类号： G06F3/06
CPC分类号： G06F11/1004 , H03M13/093 , H03M13/19
摘要： PROBLEM TO BE SOLVED: To provide a data-relay integrated circuit, a data relay device and a data relay method for efficiently transferring write data from a host computer to a cache memory, thus reducing the loss of processing time. SOLUTION: Data (1) to (3) into which one write data is divided are sent in turn from a host computer device to a protocol DMA chip, and each time the protocol DMA chip receives any of the data (1) to (3), it immediately sends the data to the cache memory before all the data are present in the protocol DMA chip. That is, before data verification for the write data of the same CCW based on an SB2-CRC is complete, an SNE (Send Engine) is started to transfer the write data from a buffer to the cache memory. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种数据中继集成电路，数据中继装置和数据中继方法，用于将写入数据从主机高效地传送到高速缓冲存储器，从而减少处理时间的损失。解决方案：将一个写入数据划分成的数据（1）至（3）从主机设备依次发送到协议DMA芯片，并且每当协议DMA芯片接收到任何数据（1）时，到（3），在协议DMA芯片中存在所有数据之前立即将数据发送到高速缓冲存储器。也就是说，在完成基于SB2-CRC的相同CCW的写入数据的数据验证完成之前，启动SNE（发送引擎）以将写入数据从缓冲器传送到高速缓冲存储器。版权所有（C）2008，JPO＆INPIT

5. 发明专利

JP5836378B2 通信ネットワークにおける中継のための方法およびデバイス有权
标题翻译：的方法和装置，用于中继所述通信网络
公开(公告)号：JP5836378B2
公开(公告)日：2015-12-24
申请号：JP2013524469
申请日：2011-08-09
申请人：オランジュ
发明人：アトゥーサ・ハテフィー , ラファエル・ヴィゾ , アントワーヌ・ベルテ
IPC分类号： H04L1/00 , H04B7/15
CPC分类号： H04L1/244 , H04B7/15521 , H04W88/04 , H03M13/093 , H04L1/0061 , H04L1/0083 , H04L2001/0097

6. 发明专利

JP2013536641A Method and device for the relay in a communication network 有权
公开(公告)号：JP2013536641A
公开(公告)日：2013-09-19
申请号：JP2013524469
申请日：2011-08-09
申请人：フランス・テレコム
发明人：アトゥーサ・ハテフィー , ラファエル・ヴィゾ , アントワーヌ・ベルテ
IPC分类号： H04B7/15 , H04L1/00
CPC分类号： H04L1/244 , H03M13/093 , H04B7/15521 , H04L1/0061 , H04L1/0083 , H04L2001/0097 , H04W88/04
摘要： A method and device for selective relaying in a communications network having a plurality of sources, a relay, and a destination. The method includes the following steps: the relay receives messages transmitted respectively by the sources in order to obtain an estimate of the messages; the relay detects errors in the estimated messages; the relay transmits a representative signal to the destination, the signal being representative of only those messages for which no error was detected and resulting from a non-bijective surjective function applied to the messages detected without error, the function including interleaving and encoding; and the representative signal being transmitted by the relay to the destination with a check signal indicating which messages are represented in the representative signal.

7. 发明专利

JPH11282702A Simultaneous generation of ecc error syndrome and crc verification syndrome in dvd storage device 审中-公开
标题翻译： ECC存储设备中ECC错误综合症和CRC验证综合症的同时发生
公开(公告)号：JPH11282702A
公开(公告)日：1999-10-15
申请号：JP32572598
申请日：1998-11-16
申请人： Cirrus Logic Inc , シーラスロジック,インコーポレイテッド
发明人： CHRISTOPHER ZOCK
IPC分类号： G06F11/10 , G11B20/18 , H03M13/00 , H03M13/15 , H03M13/29
CPC分类号： H03M13/093 , G11B20/18 , G11B20/1833 , H03M13/1515 , H03M13/29 , H03M13/2909
摘要： PROBLEM TO BE SOLVED: To avoid a waiting time that is related to access to a data buffer which is for nonrandomizing data before generating a CRC syndrome by performing CRC check of randomized data.
SOLUTION: Randomized data is subjected to CRC check. In this error correction processor, a data buffer 1 stores an ECC code word that is read from a disk storage medium. A syndrome buffer stores plural intermediate values which are used to a verification syndrome in each data sector. An ECC decoder generates an error syndrome which is for correcting an error an ECC code word in accordance with the ECC code word stored in the buffer 1. An error verifier 19 verifies the correction that is performed about the ECC code word by the ECC decoder in accordance with a verification redundancy signal.
COPYRIGHT: (C)1999,JPO
摘要翻译：要解决的问题：为了避免在通过执行随机数据的CRC校验来生成CRC校验子之前与用于非随机数据的数据缓冲器的访问有关的等待时间。解决方案：随机数据进行CRC校验。在该纠错处理器中，数据缓冲器1存储从盘存储介质读取的ECC码字。校正子缓冲器存储用于每个数据扇区中的验证综合征的多个中间值。 ECC解码器产生用于根据存储在缓冲器1中的ECC码字来校正ECC码字的错误的错误校正子。错误校验器19验证由ECC解码器执行的关于ECC码字的校正根据验证冗余信号。

8. 发明专利

JPH11282701A Ecc system for generating crc syndrome to random data in computer storage device 有权
标题翻译：用于在计算机存储设备中产生CRC同步到随机数据的ECC系统
公开(公告)号：JPH11282701A
公开(公告)日：1999-10-15
申请号：JP32462398
申请日：1998-11-16
申请人： Cirrus Logic Inc , シーラスロジック,インコーポレイテッド
发明人： CHRISTOPHER ZOCK
IPC分类号： G06F11/10 , G11B20/18 , H03M13/00 , H03M13/15 , H03M13/29
CPC分类号： H03M13/093 , G11B20/18 , G11B20/1833 , H03M13/1515 , H03M13/158 , H03M13/29 , H03M13/2909
摘要： PROBLEM TO BE SOLVED: To avoid a waiting time that is related to access to a data buffer which is for nonrandomizing data before generating a cyclic redundancy check(CRC) syndrome by performing CRC check of randomized data. SOLUTION: Randomized data is subjected to CRC check. In this error correction processor, an error checking and correction(ECC) decoder uses an ECC redundancy signal and corrects an error in the randomized data. A syndrome generator 17 responds to the randomized data and generates a verification syndrome. A correction verifier 19 compares the verification syndrome with prescribed value and verifies the effectiveness and completeness of correction to the randomized data. A nonrandomizer nonrandomizes the randomized data after the verifier 19 shows that correction of the randomized data is effective and complete.
摘要翻译：要解决的问题：通过执行随机数据的CRC校验，避免在生成循环冗余校验（CRC）综合征之前与用于非随机数据的数据缓冲器的访问相关的等待时间。解决方案：随机数据进行CRC校验。在该纠错处理器中，错误检查和校正（ECC）解码器使用ECC冗余信号并校正随机数据中的错误。综合征发生器17响应于随机数据并产生验证综合征。校正验证器19将验证综合征与规定值进行比较，并验证对随机数据的校正的有效性和完整性。在验证者19显示随机数据的校正是有效和完整的之后，非随机数不随机化数据。

9. 发明专利

JP5269610B2 Execution of a cyclic redundancy check calculation according to the user-level instructions 有权
公开(公告)号：JP5269610B2
公开(公告)日：2013-08-21
申请号：JP2008547301
申请日：2006-12-07
申请人：インテルコーポレイション
发明人：キング，スティーヴン，アール , ベリー，フランク , コウナヴィス，ミカエル，イー
IPC分类号： G06F11/10
CPC分类号： G06F11/1004 , G06F9/30003 , G06F9/30018 , G06F9/30032 , G06F15/76 , G06T1/20 , H03M13/00 , H03M13/09 , H03M13/093 , H03M13/096 , H03M13/157
摘要： In one embodiment, the present invention includes a method for receiving incoming data in a processor and performing a checksum operation on the incoming data in the processor pursuant to a user-level instruction for the checksum operation. For example, a cyclic redundancy checksum may be computed in the processor itself responsive to the user-level instruction. Other embodiments are described and claimed.

10. 发明专利

JP5126230B2 Error detection method 有权
公开(公告)号：JP5126230B2
公开(公告)日：2013-01-23
申请号：JP2009526290
申请日：2007-08-07
申请人：富士通株式会社
发明人：徳啓池田
IPC分类号： H03M13/09
CPC分类号： H03M13/093 , H03M13/09

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