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1. 发明专利

JPWO2018051416A1 半導体装置およびその製造方法有权
公开(公告)号：JPWO2018051416A1
公开(公告)日：2018-09-13
申请号：JP2016076989
申请日：2016-09-13
申请人：新電元工業株式会社
发明人：小谷涼平 , 松原寿樹 , 石塚信隆 , 三川雅人 , 押野浩
IPC分类号： H01L29/866 , H01L29/78 , H01L29/12 , H01L29/06 , H01L21/336 , H01L29/739 , H01L21/822 , H01L27/04 , H01L21/329
CPC分类号： H01L27/0255 , H01L21/823487 , H01L21/8249 , H01L27/0629 , H01L27/0635 , H01L29/0619 , H01L29/0638 , H01L29/1095 , H01L29/16 , H01L29/404 , H01L29/66333 , H01L29/66348 , H01L29/7395 , H01L29/7397 , H01L29/7808 , H01L29/866
摘要：【課題】過電圧保護ダイオードの耐圧変動を抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】実施形態の半導体装置1は、導電性の半導体基板2と、半導体基板2上に形成された絶縁膜4と、絶縁膜4上に形成され、N型半導体層5aとP型半導体層5bとが交互に隣接配置されたものとして構成された過電圧保護ダイオード5と、過電圧保護ダイオード5を被覆する絶縁膜15と、を備え、P型半導体層5bにおけるP型不純物の濃度は、N型半導体層5aにおけるN型不純物の濃度より低く、P型不純物の濃度ピークは、境界領域F1と境界領域F2との間の非境界領域Gに位置する。

2. 发明专利

JP6224291B1 半導体装置有权
公开(公告)号：JP6224291B1
公开(公告)日：2017-11-01
申请号：JP2017503191
申请日：2016-09-30
申请人：新電元工業株式会社
发明人：小谷涼平 , 松原寿樹 , 石塚信隆 , 三川雅人 , 押野浩
IPC分类号： H01L29/739 , H01L29/12 , H01L29/06 , H01L21/329 , H01L29/866 , H01L21/822 , H01L27/04 , H01L29/78
CPC分类号： H01L29/16 , H01L29/0638 , H01L29/0692 , H01L29/404 , H01L29/7395 , H01L29/7808 , H01L29/861 , H01L29/0834 , H01L29/1608 , H01L29/2003 , H01L29/47
摘要：【課題】活性領域を拡大することが可能な半導体装置を提供する。【解決手段】実施形態の半導体装置1は、耐圧領域Bの絶縁膜4上に形成されたN型半導体層5aとP型半導体層5bとが交互に隣接配置されてなる過電圧保護ダイオード5を備え、過電圧保護ダイオード5は、絶縁膜4の上面の角部に配置され、角部から半導体基板2の中央部に向けて延在している。

3. 发明专利

JPWO2014073656A1 半導体装置および半導体装置の製造方法有权
标题翻译：制造半导体器件的方法和半导体器件
公开(公告)号：JPWO2014073656A1
公开(公告)日：2016-09-08
申请号：JP2014545776
申请日：2013-11-08
申请人：富士電機株式会社
发明人：内藤　達也 , 達也内藤
IPC分类号： H01L27/04 , H01L21/336 , H01L21/822 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868
CPC分类号： H01L29/7808 , H01L29/0619 , H01L29/0692 , H01L29/0696 , H01L29/402 , H01L29/66106 , H01L29/66121 , H01L29/66712 , H01L29/7395 , H01L29/7811 , H01L29/861
摘要：保護用ダイオード(101)をn+層(11)/n-層(10)/p+層(12)/n-層(10)の基本構造(103)で構成する。保護用ダイオード(101)を構成するp型層を高不純物濃度のp+層(12)とすることで空乏層の伸びが抑えられて保護用ダイオード(101)の面積を小さくすることができる。また、拡散係数の大きなリン原子のイオン注入により保護用ダイオード(101)を構成するポリシリコン層(9)に低不純物濃度のn-層(10)を形成し、ポリシリコン層(9)に注入したリン原子を1000℃以上の熱処理によって拡散することで、n-層(10)の深さ方向の不純物プロフィルを深さ方向に一様にすることができる。その結果、高不純物濃度のp+層(12)と低不純物濃度のn-層(10)との間のpn接合面が基板主面に略垂直となり、p+層(12)とn-層(10)との間のpn接合での電界集中を抑制することができる。
摘要翻译： n +层（11）构成的保护二极管（101）/ n层（10）/ p +层（12）的层（10）的/正的基本结构（103）。具有构成的耗尽层的p +层（12）和延伸一个高杂质浓度的p型层的保护二极管（101）的面积由保护二极管（101）可降低抑制。此外，形成构成由扩散系数（9）的大的磷原子的离子注入的保护二极管（101）在多晶硅层上的低杂质浓度n-层（10），注入多晶硅层（9）通过扩散通过热处理磷原子1000℃以上，可以在深度的深度的杂质剖面方向的n层（10）变得均匀。其结果是，高杂质浓度（12）和n层的杂质浓度低（10）的p +层之间的pn结平面基本上垂直于衬底，p +层（12）和n层的主表面（10 ）电场的在之间的pn结的浓度可以被抑制。

4. 发明专利

JP5729331B2 半導体装置の製造方法及び半導体装置有权
公开(公告)号：JP5729331B2
公开(公告)日：2015-06-03
申请号：JP2012039017
申请日：2012-02-24
申请人：株式会社デンソー
发明人：竹谷英一 , 大澤青吾
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/1095 , H01L21/28211 , H01L29/0878 , H01L29/66727 , H01L29/66734 , H01L29/7808 , H01L29/7813 , H01L21/26586 , H01L29/0626 , H01L29/41766 , H01L29/42368 , H01L29/7397

5. 发明专利

JP2013219246A Protection diode 有权
标题翻译：保护二极管
公开(公告)号：JP2013219246A
公开(公告)日：2013-10-24
申请号：JP2012089538
申请日：2012-04-10
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： FUJITA KOICHI
IPC分类号： H01L29/861 , H01L21/822 , H01L27/04 , H01L27/06 , H01L29/06 , H01L29/868
CPC分类号： H01L29/7808 , H01L27/0248 , H01L27/0255
摘要： PROBLEM TO BE SOLVED: To provide a protection diode that can implement a higher output.SOLUTION: An N type well layer 5, a Ptype gate side diffusion layer 6 and a P type ground side diffusion layer 7 are arranged side by side on a Ptype silicon substrate 3. The Ptype gate side diffusion layer 6 is joined to the N type well layer 5. The P type ground side diffusion layer 7 is separated from the Ptype gate side diffusion layer 6 and is joined to the N type well layer 5. A gate side electrode 9 is connected between a gate of a MOSFET 1 and the Ptype gate side diffusion layer 6. A ground electrode 10 is connected to the P type ground side diffusion layer 7. The P type ground side diffusion layer 7 has a lower impurity concentration than the Ptype gate side diffusion layer 6.
摘要翻译：要解决的问题：提供可以实现更高输出的保护二极管。解决方案：N型阱层5，P型栅极侧扩散层6和P型接地侧扩散层7并排布置在P型上硅基板3.P型栅极侧扩散层6接合到N型阱层5.P型接地侧扩散层7与P型栅极侧扩散层6分离，并与N型阱层5接合。栅极侧电极9连接在MOSFET1的栅极和P型栅极侧扩散层6之间。接地电极10与P型接地侧扩散层7连接.P型接地侧扩散层7具有较低的杂质浓度高于P型栅极侧扩散层6。

6. 发明专利

JP2012238834A Method of manufacturing semiconductor device and semiconductor device 有权
标题翻译：制造半导体器件和半导体器件的方法
公开(公告)号：JP2012238834A
公开(公告)日：2012-12-06
申请号：JP2012039017
申请日：2012-02-24
申请人： Denso Corp , 株式会社デンソー
发明人： TAKEYA HIDEKAZU , OSAWA SEIGO
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/1095 , H01L21/26586 , H01L21/28211 , H01L29/0626 , H01L29/0878 , H01L29/41766 , H01L29/42368 , H01L29/66727 , H01L29/66734 , H01L29/7397 , H01L29/7808 , H01L29/7813
摘要： PROBLEM TO BE SOLVED: To suppress variation in gate projection length in a semiconductor device with a trench gate structure.SOLUTION: In a method of manufacturing a semiconductor device 100, a step of forming a trench 3 is performed in a predetermined position of a semiconductor substrate 10, and an adjustment layer 8, to which an impurity of a first conductivity type is introduced at a concentration higher than that of a drift layer 2, is formed on a bottom wall 3b of the trench 3. By introducing an impurity of a second conductivity type between a first main surface 10a and the adjustment layer 8 on the side wall 3a of the trench 3, a channel layer 4a is formed such that extension in a depth direction is suppressed by the adjustment layer 8.
摘要翻译：要解决的问题：抑制具有沟槽栅极结构的半导体器件中的栅极突起长度的变化。解决方案：在制造半导体器件100的方法中，在半导体衬底10的预定位置和第一导电类型的杂质的调整层8上进行形成沟槽3的步骤在沟槽3的底壁3b上形成的浓度高于漂移层2的浓度。通过在侧壁3a上的第一主表面10a和调节层8之间引入第二导电类型的杂质形成通道层4a，使得通过调节层8可以抑制深度方向的延伸。（C）2013，JPO＆INPIT

7. 发明专利

JP2012174726A Insulated gate type semiconductor device 有权
标题翻译：绝缘栅型半导体器件
公开(公告)号：JP2012174726A
公开(公告)日：2012-09-10
申请号：JP2011032342
申请日：2011-02-17
申请人： Semiconductor Components Industries Llc , セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー
发明人： YAGI HARUYOSHI , YAJIMA MANABU
IPC分类号： H01L29/78 , H01L21/28 , H01L21/3205 , H01L21/768 , H01L21/822 , H01L23/522 , H01L27/04 , H01L29/423 , H01L29/49
CPC分类号： H01L27/0255 , H01L21/823475 , H01L23/4824 , H01L24/05 , H01L24/13 , H01L27/0207 , H01L27/0288 , H01L27/0629 , H01L28/20 , H01L29/0619 , H01L29/0692 , H01L29/0696 , H01L29/42372 , H01L29/4238 , H01L29/7397 , H01L29/7803 , H01L29/7808 , H01L29/7811 , H01L29/7813 , H01L29/87 , H01L2224/0401 , H01L2224/05008 , H01L2224/05554 , H01L2224/05567 , H01L2224/05569 , H01L2224/05572 , H01L2224/13022 , H01L2224/1415 , H01L2924/00014 , H01L2924/01006 , H01L2924/01082 , H01L2924/12036 , H01L2924/1305 , H01L2924/13055 , H01L2924/13091 , H01L2924/00 , H01L2224/05552
摘要： PROBLEM TO BE SOLVED: To solve the problem that a lead-out part of a gate lead-out wiring for leading a gate electrode of a MOSFET out in the periphery of a substrate constitutes an inactive region where transistor cells C of the MOSFET functioning with equal efficiency as in an element region cannot be disposed, which means that, if the gate lead-out wiring is laid along four sides of a chip, the inactive region increases and limitations are imposed on area expansion of the element region or contraction of a chip area.SOLUTION: Gate lead-out wirings and conductors which connect the gate lead-out wirings and protective diodes are laid in the form of a straight line not bent along the same side of the chip. Also, bent portions of a first gate electrode layer extending on top of these and connecting these and the protective diodes are limited to one spot or less. Furthermore, the protective diodes are disposed adjacent to the conductors or the gate lead-out wirings and some of the protective diodes are disposed in close proximity to a gate pad section.
摘要翻译：解决的问题为了解决在衬底的外围引出MOSFET的栅电极的引出部分的引出部分构成无效区域，其中晶体管C的晶体管C 不能像元件区域一样起作用效率相同的MOSFET，这意味着，如果栅极引出布线沿着芯片的四边放置，则不活动区域增加，并且限制元件区域的面积扩大或芯片面积收缩。
解决方案：连接栅极引出布线和保护二极管的栅极引出布线和导体以不沿芯片同一侧弯曲的直线的形式放置。此外，在其上面延伸并连接这些和保护二极管的第一栅电极层的弯曲部分被限制在一个点以下。此外，保护二极管邻近导体或栅极引出布线设置，并且一些保护二极管设置在靠近栅极焊盘部分的位置。版权所有（C）2012，JPO＆INPIT

8. 发明专利

JP4824296B2 A method of manufacturing a semiconductor device 有权
公开(公告)号：JP4824296B2
公开(公告)日：2011-11-30
申请号：JP2004321303
申请日：2004-11-04
申请人：ルネサスエレクトロニクス株式会社
发明人：研也小林
IPC分类号： H01L29/78 , H01L21/28 , H01L21/768 , H01L27/04
CPC分类号： H01L29/7813 , H01L29/407 , H01L29/42372 , H01L29/4238 , H01L29/66734 , H01L29/7808 , H01L29/7811
摘要： A semiconductor device includes a base region formed above a semiconductor substrate, a source region formed above the base region, a gate electrode filled inside a trench formed above the semiconductor substrate, an interlayer insulation film formed all over the semiconductor substrate, a first contact hole formed in the interlayer insulation film to expose the gate electrode, a second contact hole formed in the interlayer insulation film and the source region to expose the base region, and a conductive film formed above a trench where the first contact hole is formed.

9. 发明专利

JP4791015B2 Vertical mosfet 有权
公开(公告)号：JP4791015B2
公开(公告)日：2011-10-12
申请号：JP2004283489
申请日：2004-09-29
申请人：ルネサスエレクトロニクス株式会社
发明人：将剛吉田
IPC分类号： H01L27/04 , H01L29/78
CPC分类号： H01L29/7808 , H01L29/0696 , H01L29/41766 , H01L29/42376 , H01L29/7811 , H01L29/7813
摘要： A vertical MOSFET includes a gate electrode formed inside a trench in a semiconductor layer, an interlayer insulating film formed above the semiconductor layer, a source electrode formed above the interlayer insulating film and electrically connected to a source region of the semiconductor layer through a conductive plug filled in a contact hole of the interlayer insulating film, and a protection diode having one end electrically connected to the source electrode and another end connected to the gate electrode through a gate metal line and including a plurality of PN junctions. The protection diode is formed inside a depressed portion in the semiconductor layer.

10. 发明专利

JP2009525597A A variety of mesa dimensions at high cell density trench mosfet 审中-公开
公开(公告)号：JP2009525597A
公开(公告)日：2009-07-09
申请号：JP2008552374
申请日：2007-01-23
申请人：フェアチャイルド・セミコンダクター・コーポレーション
发明人：ゴードンジョージシム , キワン
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7397 , H01L29/4236 , H01L29/42372 , H01L29/66325 , H01L29/66348 , H01L29/66727 , H01L29/66734 , H01L29/7808 , H01L29/7813
摘要：ピンチベース抵抗を低く維持しながら高い電流キャリー性能を発揮するための高いセル密度を有するパワーＭＯＳＦＥＴの回路、方法及び装置である。１つのデバイスが、多様なメサ（トレンチゲート間の領域）サイズを有するトランジスタセルを使用する。ヘビーボディエッチはピンチベース抵抗を減少させるために比較的大きいセル内で用いられる。このエッチはメサ領域内のシリコンを除去し、その領域はより低インピーダンスのアルミニウムで置き換えられる。このエッチを受けないいくつかの比較的小さいセルは、デバイスの電流容量を増加させるのに用いられる。アバランシェ電流は、比較的大きいセルであって比較的低いピンチベースのセルに向かう。これは、これらのセルがより低いＢＶＤＳＳ降伏電圧を有することを保証することによってなされる。大きいセルのＢＶＤＳＳは、比較的広いメサのいずれかの側のトレンチゲートのクリティカルディメンションすなわち幅を調整することにより、又は、ヘビーボディエッチの深さを調整することにより、変化させることができる。
【選択図】図２

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